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公开(公告)号：CN119248225B
公开(公告)日：2025-03-28
申请号：CN202411787533.9
申请日：2024-12-06
Applicant: 安徽大学
IPC: G06F7/502 , G06F15/78 , G11C11/412 , G11C11/417
Abstract: 本申请涉及一种五管半加器电路、数字存内计算阵列和静态随机存储器，其中，该五管半加器电路包括：第一NMOS管N1、第二NMOS管N2、第一PMOS管P1和第二PMOS管P2、第三PMOS管P3；第一NMOS管N1的源极与第一PMOS管P1的漏极以及第二PMOS管P2的漏极连接并构成第一节点SUM，第一NMOS管N1的栅极与电压源连接，第一NMOS管N1的漏极接地；第二NMOS管N2的栅极与第三PMOS管P3的栅极连接并构成第二节点D，第一PMOS管P1的源极以及第二PMOS管P2的栅极连接第二节点D；第三PMOS管P3的漏极与第二NMOS管N2的漏极连接并构成第三节点CO，第三PMOS管P3的源极接地；第二NMOS管N2的源极与第一PMOS管P1的栅极以及第二PMOS管P2的源极连接并构成第四节点C。解决了目前的半加器电路结构较为复杂的问题。
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公开(公告)号：CN119248712B
公开(公告)日：2025-03-18
申请号：CN202411747239.5
申请日：2024-12-02
Applicant: 安徽大学
Abstract: 本申请涉及一种浮点数的存内计算方法、存内计算架构和存内计算芯片，该存内计算方法包括：计算目标卷积神经网络在不同卷积量级组合下对测试集的推理精度损失，目标卷积神经网络用于通过多次卷积操作从图像中提取特征信息；在小于目标值的至少一个推理精度损失对应的卷积量级组合中确定一个卷积量级组合作为目标卷积量级组合，目标卷积量级组合包括各次卷积操作的基准量级；对于目标卷积神经网络的任意卷积操作，采用对应的基准量级实现卷积操作的浮点数计算。本发明预先在软件网络层面，通过测试得到适配于目标卷积神经网络的基准量级。不仅提高了浮点数的存内计算效率，同时降低了存储器的芯片面积和功耗。
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公开(公告)号：CN119045778A
公开(公告)日：2024-11-29
申请号：CN202411143115.6
申请日：2024-08-20
Applicant: 安徽大学
Abstract: 本发明属于集成电路技术领域，具体涉及一种指数和归一化电路、最大值搜索电路、MAC电路及芯片，以及集成有浮点型MAC电路的CIM芯片。其中，最大值搜索电路由按列排布的多个比较单元构成，每个比较单元包含3个NMOS管N1～N3，1个PMOS管P1，1个与门AND1，1个或门OR1，一个反相器INV1。该电路采用交叉结构设计，电路更简单，识别速度更快。指数和归一化电路则包括：加法阵列、数据传输模块、最大值搜索电路和输出模块，该电路可以将运算过程的多个工序采用流水线的策略依次完成，并对部分工序进行并行处理，缩短整个任务中的延迟，更高效的处理指数归一化任务，并降低电路的面积开销和功耗水平。本发明解决了现有技术缺乏指数和归一化的专用电路的问题。
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公开(公告)号：CN119010907A
公开(公告)日：2024-11-22
申请号：CN202411472127.3
申请日：2024-10-22
Applicant: 安徽大学
IPC: H03M1/10
Abstract: 本申请涉及一种TIADC通道间失配综合校准方法，避免了模拟辅助电路的设置，不需要引入大量的矩阵和傅里叶逆变换运算。本发明提出了一种结构简洁、计算高效的基于三角函数的前景技术来估计时间偏差失配，只需要注入一个已知的正弦信号，通过简单的加/减运算和反三角函数计算，就可以一次性估计出每个通道的采样时刻偏差。同时，所提出的方法可以避免增益失配的影响，并且可以同时估计失调失配。它使用多个低采样率的子ADC组成交错采样阵列，对高速宽带模拟信号进行有效量化。通过相位差消除技术和反正切函数的近似计算，获得了较好的性能，节省了设计资源。解决了目前的TIADC由于存在通道间失配而性能较低的问题。
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公开(公告)号：CN118984155A
公开(公告)日：2024-11-19
申请号：CN202411456672.3
申请日：2024-10-18
Applicant: 安徽大学
Abstract: 本发明涉及电荷泵锁相环设计技术领域，具体涉及基于MTJ的自适应温度补偿电荷泵锁相环电路、模块。本发明提供了基于MTJ的自适应温度补偿电荷泵锁相环电路，包括：鉴频鉴相部、电荷泵部、低通滤波部、压控振荡部、分频部。本发明在传统电荷泵锁相环的基础上，一方面在电荷泵部的上、下充放电路串联了磁隧道结MTJ，另一方面在双端输入、双端输出的压控振荡部的输出端也串联了磁隧道结MTJ；利用磁隧道结MTJ来进行温度补偿，有效得减少了电荷泵的电流失配，并使压控振荡器的频率稳定性得到大幅度的提升，保证并提升了CPPLL的使用效果。本发明解决了CPPLL易受到片上系统温度变化影响的问题。
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Patent Agency Ranking
公开(公告)号：CN118711630A
公开(公告)日：2024-09-27
申请号：CN202410826278.8
申请日：2024-06-25
Applicant: 安徽大学
IPC: G11C11/408 , G11C11/4094 , G11C11/4097 , G11C11/4074
Abstract: 本申请涉及一种基于14T‑TFET‑SRAM单元电路的带符号乘法与乘累加运算电路，单元电路包括NTFET管N0‑N6以及PTFET管P0‑P6；P0的源极、漏极和栅极分别与P4的漏极、N0的漏极和栅极电连接，P0的漏极设置有存储节点Q；P1的源极、漏极和栅极分别与电源VDD、N1的漏极和栅极电连接，P1的漏极设置有存储节点QB；P2的源极、漏极和栅极分别与P3的漏极、N2的漏极和N4的栅极电连接；P3的源极和栅极分别与电源VDD和写控制信号线WLB电连接；P4的源极和栅极分别与电源VDD和N2的栅极电连接；P5的源极、漏极和栅极分别与P6的漏极、位线RBLB和N1的漏极电连接；P6的源极和栅极分别与电源VDD和输入字线INWLB电连接；N0的源极与N4的漏极电连接；N1的源极与地线VSS电连接；N2的源极和栅极分别与N3的漏极和写控制信号BLB电连接；N3的源极和栅极分别与地线VSS和写控制信号线WL电连接；N4的源极和栅极分别与地线VSS和写控制信号线BL电连接；N5的源极、漏极和栅极分别与地线VSS、N6的源极和N2的漏极电连接；N6的漏极和栅极分别与位线RBL和输入字线INWL电连接。解决了现有的TFET‑SRAM单元电路的静态功耗大的问题。
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公开(公告)号：CN118018028A
公开(公告)日：2024-05-10
申请号：CN202410157821.X
申请日：2024-02-04
Applicant: 安徽大学
IPC: H03M3/00
Abstract: 本发明涉及调制器设计技术领域，具体涉及具有共享运放与可平均积分电容的调制电路、及调制器。本发明的调制电路包括：可控开关部、电容部、全差分运算放大器OP。全差分运算放大器OP在可控开关部切换下作为二阶积分的共享运放使用。本发明通过设计的可控开关部，使采样电容、积分电容所在支路的前后都通过开关实现控制，进而切换全差分运算放大器OP与采样电容、积分电容的连接方式，实现对全差分运算放大器OP共享使用的效果，这样不仅可以克服工艺变化，还可以减少运算放大器的电容负载，从而能够实现低功耗。本发明还通过设计的可控开关部，还实现了正负积分电容的交换，利用平均效应克服积分电容的失配。
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公开(公告)号：CN117955463A
公开(公告)日：2024-04-30
申请号：CN202410129194.9
申请日：2024-01-30
Applicant: 安徽大学
IPC: H03K5/24
Abstract: 本申请涉及一种双向型动态比较器和电子设备，动态比较器包括：第一充电模块，包括第一充电单元和第二充电单元，第一充电单元和第二充电单元的输入端均连接电源，第一充电单元和第二充电单元的输出端通过第一开关模块分别连接预放大电路的第一输出端和第二输出端；第一放电模块，包括第一放电单元和第二放电单元，第一放电单元和第二放电单元的输入端通过第二开关模块分别连接预放大电路的第一输出端和第二输出端，第一放电单元和第二放电单元的输出端均接地。其预放大电路在预放大阶段对两个输出端进行充电，在锁存阶段对两个输出端进行放电，此阶段将不再消耗电能，进而降低了动态比较器的功耗，解决了现有的动态放大器具有较大功耗的问题。
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公开(公告)号：CN117497024A
公开(公告)日：2024-02-02
申请号：CN202311510207.9
申请日：2023-11-10
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/417 , G11C11/419
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及一种10T‑MOSFET‑SRAM单元、及基于该单元的运算电路结构。本发明公开了一种10T‑MOSFET‑SRAM单元，包括8个NMOS管N1～N8、2个PMOS管P1～P2。本发明的单元可以在实现常规的读写功能外，能够组成阵列结构的运算电路，并可以通过配置WL、BL、BLB、PT、A、B的信号来进行同一行数据的或、与非、异或运算，还可配置WL、BL、BLB、PT、AT、BT、A、B的信号以进行列寻址，从而增加了单元的功能；并且本发明在进行寻址时只需将PT连接SA，无需其他额外电路即可完成，可降低BCAM操作功耗以及延时。
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公开(公告)号：CN117056277A
公开(公告)日：2023-11-14
申请号：CN202311050617.X
申请日：2023-08-18
Applicant: 安徽大学
IPC: G06F15/78 , G06F7/544 , G11C11/413
Abstract: 本发明属于集成电路技术领域，具体涉及一种基于读写分离SRAM配置自适应扫描ADC的乘累加存内计算电路，以及对应的CIM芯片。该电路包括：存算阵列，行信号线、列信号线、模式控制电路、以及量化电路。其中，存算阵列由多个8TSRAM单元按阵列排布而成。行信号线包括WL、RWL和SW；列信号线包括BL、BLB和RBL。模式控制电路用于切换行信号线和列信号线的接入状态。模式控制电路包括行开关组和列开关组。行开关组用于调整RBL的接线端口。列开关组分别用于调整RWL的接线端口，SW的接地状态。以及RWL和SW连通状态。量化电路用于对逻辑运算的结果进行量化和输出。本发明的电路具备数据存储和MAC功能，并克服了传统方案在集成度、功耗和能效方面的不足。
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