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公开(公告)号：CN113206063A
公开(公告)日：2021-08-03
申请号：CN202110251396.7
申请日：2021-03-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L29/06 , H01L29/423 , H01L27/088
Abstract: 在一些实施例中，本公开涉及一种集成芯片。前述集成芯片包括：基板及位于基板的上层的栅极电极。再者，前述集成芯片包括位于基板的上层且借由间隔物结构与栅极电极横向地间隔开的接触层。间隔物结构可围绕栅极电极的最外侧侧壁。硬遮罩结构可布置在栅极电极之上，且介于间隔物结构的多个部分之间。接触导孔延伸穿过硬遮罩结构，且接触栅极电极。前述集成芯片可进一步包括直接布置在介于硬遮罩结构及间隔物结构之间的衬层，其中衬层与栅极电极间隔开。
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公开(公告)号：CN113113490A
公开(公告)日：2021-07-13
申请号：CN202011635419.6
申请日：2020-12-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 一种形成半导体结构的方法包括提供一种结构，具有衬底、鳍部、源极/漏极(S/D)部件、与鳍部的侧壁相邻的隔离结构、在第一介电层上并且连接S/D部件的一个或多个沟道层以及接合一个或多个沟道层的栅极结构。方法还包括从结构的背面减薄结构直到鳍部被暴露以及选择性地蚀刻鳍部以形成沟槽，沟槽暴露S/D部件的表面、第一介电层和隔离结构。方法还包括在S/D部件上形成硅化物部件以及在硅化物部件上但不在第一介电层和隔离结构的表面上沉积抑制剂，在隔离结构和第一介电层的表面上但不在抑制剂上沉积介电衬垫层，以及选择性地去除抑制剂。本发明的实施例还提供了一种半导体结构。
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公开(公告)号：CN113113413A
公开(公告)日：2021-07-13
申请号：CN202110208680.6
申请日：2021-02-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11507 , H01L27/1159
Abstract: 本文公开了一种半导体装置的形成方法，包括提供结构，结构具有基板、栅极堆叠、及位于基板上方的源极/漏极(source/drain，S/D)部件、位于S/D部件上方的S/D接触件、位于栅极堆叠及S/D接触件上方的一或多个介电层、以及穿过一或多个介电层并电性连接至栅极堆叠及S/D接触件之一的导孔结构。方法还包括于结构上方形成铁电(ferroelectric，FE)堆叠，其中FE堆叠包括FE层、及位于FE层上方的顶电极层，其中FE堆叠直接接触导孔结构；并且将FE堆叠图案化，得到图案化的FE堆叠，包括图案化的FE部件及位于图案化的FE部件上方的图案化的顶电极。
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公开(公告)号：CN112750759A
公开(公告)日：2021-05-04
申请号：CN202011169913.8
申请日：2020-10-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/8234 , H01L23/528
Abstract: 本公开提供一种互连结构的形成方法。此形成方法可包括在一基板上形成一第一绝缘材料层，在前述第一绝缘材料层内形成一下凹通孔，以一导电材料层填充前述下凹通孔，在前述第一绝缘材料层的上方选择性的形成一第二绝缘材料层，以及在形成前述第二绝缘材料层时，此时并将前述第二绝缘材料层开孔至前述导电材料层。
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公开(公告)号：CN112447709A
公开(公告)日：2021-03-05
申请号：CN202010850100.9
申请日：2020-08-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 本公开实施例提供一种半导体结构。半导体结构包括栅极堆叠、间隔物、第一蚀刻停止层、第一介电层及第二介电层。栅极堆叠设置在半导体基板上，并且具有第一高度；间隔物设置在栅极堆叠的侧壁上，并且具有第二高度，第二高度大于第一高度；第一蚀刻停止层设置在栅极间隔物的侧壁上，并且具有第三高度，第三高度大于第二高度。第一介电层设置在栅极堆叠上，并且接触栅极间隔物以及第一蚀刻停止层；第二介电层设置在第一介电层上，并且接触第一蚀刻停止层。
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Patent Agency Ranking
公开(公告)号：CN112420613A
公开(公告)日：2021-02-26
申请号：CN202010850307.6
申请日：2020-08-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本申请一方面提供一种形成半导体器件的方法，包括：在鳍部上方形成第一伪栅极和第二伪栅极，所述鳍部在衬底之上突出；分别用第一金属栅极和第二金属栅极替换所述第一伪栅极和所述第二伪栅极；在所述第一金属栅极和所述第二金属栅极之间形成介电切割图案，与所述第一金属栅极和所述第二金属栅极相比，所述介电切割图案从所述衬底延伸得更远；在所述第一金属栅极、所述第二金属栅极、以及所述介电切割图案上方形成图案化的掩模层，所述图案化的掩模层中的开口暴露出所述开口下面的所述第一金属栅极的一部分、所述第二金属栅极的一部分、以及所述介电切割图案的一部分；用第一导电材料填充所述开口；以及使所述第一导电材料凹进到所述介电切割图案的上表面的下方。本申请另一方面提供一种半导体器件。
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公开(公告)号：CN113517282B
公开(公告)日：2024-12-24
申请号：CN202110315286.2
申请日：2021-03-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L23/528 , H01L23/48 , H01L21/8238 , H01L21/768 , H01L29/06 , B82Y10/00 , B82Y40/00
Abstract: 器件包括器件层，该器件层包括第一晶体管、器件层正面上的第一互连结构和器件层背面上的第二互连结构。第二互连结构包括在器件层背面的第一介电材料、穿过第一介电材料延伸到第一晶体管的第一源极/漏极区的接触件，以及包括通过接触件电连接到第一源极/漏极区的第一导电线的第一导电层。本申请的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN119134246A
公开(公告)日：2024-12-13
申请号：CN202411117394.9
申请日：2024-08-15
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供一种静电放电保护的电路及方法。电路包括基板、在基板上的靶装置、及电耦合至靶装置的静电放电(ESD)装置。ESD装置包括电耦合至第一参考电压供应及第二参考电压供应的ESD侦测电路、电耦合至ESD侦测电路并用以回应于在第一或第二参考电压供应上的ESD事件而经触发的反向器电路、电耦合至反向器电路并用以对自反向器电路放电的电流进行整流的整流器电路、及电耦合至整流器电路并用以对经由整流器电路传递的剩余电流进行放电的晶体管。
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公开(公告)号：CN113675195B
公开(公告)日：2024-10-18
申请号：CN202110180184.4
申请日：2021-02-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 公开了包括形成在背侧互连结构中的空气间隔件的半导体器件及其形成方法。在实施例中，器件包括：第一晶体管结构；前侧互连结构，位于第一晶体管结构的前侧上；以及背侧互连结构，位于第一晶体管结构的背侧上，背侧互连结构包括：第一介电层，位于第一晶体管结构的背侧上；第一通孔，延伸穿过第一介电层，第一通孔电耦接至第一晶体管结构的源极/漏极区域；第一导线，电耦接至第一通孔；以及空气间隔件，在平行于第一介电层的背面的方向上与第一导线相邻。
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公开(公告)号：CN113140545B
公开(公告)日：2024-02-06
申请号：CN202110280100.4
申请日：2021-03-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L27/088 , H01L21/768 , H01L21/8234
Abstract: 公开了形成连接到长沟道半导体器件和短沟道半导体器件的源极/漏极区域的背侧通孔的方法以及由其形成的半导体器件。在实施例中，半导体器件包括：第一晶体管结构；与第一晶体管结构相邻的第二晶体管结构；位于第一晶体管结构和第二晶体管结构的前侧上的第一互连结构；和位于第一晶体管结构和第二晶体管结构的背侧上的第二互连结构，第二互连结构包括：位于所述第一晶体管结构的背侧上的第一介电层；位于第二晶体管结构的背侧上的第二介电层；延伸穿过第一介电层并电耦合到第一晶体管结构的第一源极/漏极区域的第一接触件；和延伸穿过第二介电层并电耦合到第二晶体管结构的第二源极/漏极区域域的第二接触件，第二接触件的第二长度小于所述第一接触件的第一长度。
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