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公开(公告)号：CN113284951A
公开(公告)日：2021-08-20
申请号：CN202110137733.X
申请日：2021-02-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336 , H01L21/28
Abstract: 本文公开了表现出减小的寄生电容和因此改善的性能的鳍式场效应晶体管(FinFET)。FinFET具有集成至它们的栅极结构中的栅极空气间隔件。示例性晶体管包括：鳍；以及栅极结构，设置在第一外延源极/漏极部件和第二外延源极/漏极部件之间的鳍上方。栅极结构包括栅电极、栅极电介质以及设置在栅极电介质和栅电极的侧壁之间的栅极空气间隔件。本申请的实施例还涉及晶体管及其形成方法。
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公开(公告)号：CN113054017A
公开(公告)日：2021-06-29
申请号：CN202011162351.4
申请日：2020-10-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/51 , H01L21/336 , H01L21/28
Abstract: 本公开涉及半导体器件和方法。提供了一种半导体器件及其制造方法，其利用金属种子来辅助使铁电层结晶。在实施例中，金属层和铁电层彼此相邻地形成，并且然后金属层扩散到铁电层中。一旦就位，则执行结晶工艺，其利用金属层的材料作为种子晶体。
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公开(公告)号：CN112310077A
公开(公告)日：2021-02-02
申请号：CN202010667860.6
申请日：2020-07-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L29/423 , H01L21/8238
Abstract: 提供一种半导体装置。装置包括第一对源极与漏极结构与第二对源极与漏极结构位于半导体基板上。第一对源极与漏极结构为p型掺杂。第二对源极与漏极结构为n型掺杂。半导体层的第一堆叠沿着第一方向连接第一对源极与漏极结构。半导体层的第二堆叠沿着第二方向连接第二对源极与漏极结构。第一栅极位于垂直相邻的第一堆叠的半导体层之间。第一栅极的第一部分沿着第一方向具有第一尺寸。第二栅极位于垂直相邻的第二堆叠的半导体层之间。第二栅极的第二部分沿着第二方向具有第二尺寸。第二尺寸大于第一尺寸。
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公开(公告)号：CN112242437A
公开(公告)日：2021-01-19
申请号：CN202010211140.9
申请日：2020-03-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/51 , H01L29/78 , H01L21/28 , H01L21/336
Abstract: 本发明实施例关于半导体装置，其包括基板，以及位于基板上的第一间隔物与第二间隔物。半导体装置包括位于第一间隔物与第二间隔物之间的栅极堆叠。栅极堆叠包括栅极介电层，其具有形成于基板上的第一部分，以及形成于第一间隔物与第二间隔物上的第二部分。第一部分包括结晶材料，且第二部分包括非晶材料。栅极堆叠还包括栅极位于栅极介电层的第一部分与第二部分上。
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公开(公告)号：CN105810738A
公开(公告)日：2016-07-27
申请号：CN201610023757.1
申请日：2016-01-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L21/8238 , H01L29/165
Abstract: 用于制造半导体器件的方法包括在衬底上方形成鳍结构。形成隔离绝缘层，使得鳍结构的上部突出于隔离绝缘层。在部分鳍结构上方形成栅极结构。在鳍结构的两侧处的隔离绝缘层中形成凹槽。在未由栅极结构覆盖的部分鳍结构中形成凹槽。鳍结构中的凹槽和隔离绝缘层中的凹槽形成为使得从隔离绝缘层的最上表面测量的鳍结构中的凹槽的深度D1和隔离绝缘层中的凹槽的深度D2满足0≤D1≤D2(但是D1和D2不同时为0)。本发明的实施例还涉及半导体器件。
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Patent Agency Ranking
公开(公告)号：CN105742344A
公开(公告)日：2016-07-06
申请号：CN201510802511.X
申请日：2015-11-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L21/28
Abstract: 本发明提供了半导体器件结构的结构和形成方法。半导体器件结构包括半导体衬底和位于半导体衬底上方的栅电极。半导体器件结构也包括邻近栅电极的源极/漏极结构。半导体器件结构还包括位于栅电极的侧壁上方的间隔件元件，并且间隔件元件具有上部和下部，上部具有第一外表面，下部具有第二外表面。第一外表面和栅电极的侧壁之间的横向距离基本上相同。第二外表面和栅电极的侧壁之间的横向距离沿着从下部的顶部朝着半导体衬底的方向增大。本发明的实施例还涉及具有栅极堆叠件的半导体器件结构的结构和形成方法。
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公开(公告)号：CN113594166B
公开(公告)日：2025-05-06
申请号：CN202110327370.6
申请日：2021-03-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开涉及包括外延源极线和位线的存储阵列。公开了一种3D存储阵列及其形成方法，其中，水平合并并且垂直不合并的外延源极/漏极区域被用作源极线和位线。在实施例中，一种存储阵列包括：第一沟道区域，在半导体衬底之上；第一外延区域，电耦合到第一沟道区域；第二外延区域，在与半导体衬底的主表面垂直的方向上位于第一外延区域正上方；电介质材料，在第一外延区域和第二外延区域之间，第二外延区域通过电介质材料与第一外延区域隔离；栅极电介质，围绕第一沟道区域；以及栅极电极，围绕栅极电介质。
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公开(公告)号：CN113380821B
公开(公告)日：2024-12-24
申请号：CN202110220243.6
申请日：2021-02-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器单元，包括位于半导体衬底上方的晶体管。晶体管包括沿着字线的侧壁布置的铁电层。铁电层包括具有5的化合价、7的化合价、或其组合的物质。氧化物半导体层电连接至源极线和位线。铁电层设置在氧化物半导体层和字线之间。本申请的实施例提供了存储器单元、存储器器件及其形成方法。
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公开(公告)号：CN113540117B
公开(公告)日：2024-10-18
申请号：CN202110478030.3
申请日：2021-04-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 公开了用于3D存储器阵列的布线布置及其形成方法。在实施例中，半导体器件包括：存储器阵列，包括接触第一字线和第二字线的栅极介电层；以及氧化物半导体(OS)层，接触源极线和位线，栅极介电层设置在OS层和第一字线以及第二字线的每个之间；互连结构，位于存储器阵列上方，第二字线和互连结构之间的距离小于第一字线和互连结构之间的距离；以及集成电路管芯，接合至与存储器阵列相对的互连结构，集成电路管芯通过电介质至电介质接合和金属至金属接合而接合至互连结构。本申请的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN113380291B
公开(公告)日：2024-05-14
申请号：CN202110588915.9
申请日：2021-05-28
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例公开了一种存储单元，包括写位线、写入晶体管和读取晶体管。写入晶体管连接在写位线和第一节点之间。读取晶体管通过第一节点连接至写入晶体管。读取晶体管包括铁电层。写入晶体管被配置为通过调整读取晶体管的极化状态的写位线信号来设置存储单元的存储数据值。极化状态对应于所存储的数据值。本发明的实施例还公开了一种操作存储单元的方法。
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