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公开(公告)号：CN116017973A
公开(公告)日：2023-04-25
申请号：CN202211267863.6
申请日：2022-10-17
Applicant: 三星电子株式会社
Abstract: 一种存储器件，包括被分隔区域分隔开的第一单元阵列区域和第二单元阵列区域，该第一单元阵列区域和该第二单元阵列区域中的每一者包括至少一个存储块，该存储块具有在第一方向上堆叠的多个栅电极层。该栅电极层包括上选择电极层和第一电极层，该上选择电极层包括多条串选择线，该第一电极层包括布置在该多条串选择线下方的多条第一字线。该第一字线包括第一连接线和多条第二连接线，该第一连接线将该第一字线的远离该分隔区域的第一端部彼此连接，该第二连接线将该多条第一字线的与该分隔区域相邻的一些第二端部彼此连接，其中，每一条第二连接线比该第一连接线短。
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公开(公告)号：CN114373496A
公开(公告)日：2022-04-19
申请号：CN202111025381.5
申请日：2021-09-02
Applicant: 三星电子株式会社
Abstract: 公开了一种存储器装置。所述存储器装置包括：外围电路区域，包括第一基底和位于第一基底上的电路元件，电路元件的至少一部分提供源极驱动器；以及单元区域，包括在与第一基底的上表面垂直的第一方向上与外围电路区域堆叠的第二基底以及在与所述第二基底的上表面平行的第二方向上布置的单元块和虚设块。每个单元块包括交替地堆叠在第二基底上的栅电极层和绝缘层以及沿第一方向延伸以穿透栅电极层和绝缘层并连接到第二基底的沟道结构，虚设块之中的至少一个源极接触块包括位于第二基底上的第一虚设绝缘区域以及沿第一方向延伸、穿透第一虚设绝缘区域并连接到第二基底的源极接触件，并且源极接触件在单元区域的上部中通过金属布线连接到源极驱动器。
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公开(公告)号：CN114255808A
公开(公告)日：2022-03-29
申请号：CN202111038556.6
申请日：2021-09-06
Applicant: 三星电子株式会社
Abstract: 一种存储器件包括存储块和外围电路，每个所述存储块包括存储单元，所述外围电路控制所述存储块并对每个所述存储块执行擦除操作。每个存储块包括：堆叠在衬底上的字线，垂直于所述衬底的上表面延伸并且穿透所述字线的沟道结构，以及设置在所述衬底上并且连接到所述沟道结构的源极区。在向目标存储块的所述源极区输入擦除电压的擦除操作期间，所述外围电路在第一时间点使第一字线的电压从第一偏压减小到第二偏压，以及在不同于所述第一时间点的第二时间点使不同于所述第一字线的第二字线的电压从第三偏压减小到第四偏压。
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公开(公告)号：CN108335711B
公开(公告)日：2022-03-01
申请号：CN201711426789.7
申请日：2017-12-25
Applicant: 三星电子株式会社
IPC: G11C8/08
Abstract: 一种非易失性存储器件执行包括以下步骤的方法：使得非易失性存储器件的就绪/忙碌信号引脚指示非易失性存储器件处于预充电忙碌状态，其中非易失性存储器件不能够执行对其非易失性存储单元的存储器访问操作；将一个或多个字线预充电电压施加到非易失性存储器件的多条字线中的一条或多条选定的字线以对选定的字线进行预充电；以及在预充电操作的至少一部分之后，使得就绪/忙碌信号引脚从指示预充电忙碌状态转变为指示非易失性存储器件处于就绪状态，其中非易失性存储器件能够执行对其非易失性存储单元的存储器访问操作。
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公开(公告)号：CN113053432A
公开(公告)日：2021-06-29
申请号：CN202011213293.3
申请日：2020-11-03
Applicant: 三星电子株式会社
Abstract: 一种存储器件，包括：存储器单元阵列，包括分别连接在串选择线与接地选择线之间的单元串；字线，连接到存储器单元；控制逻辑，生成提供给所述串选择线的第一电压和提供给所述接地选择线的第二电压，并且调整所述第一电压和所述第二电压的电压电平以控制所述单元串的沟道升压电平；以及行解码器，在所述控制逻辑的控制下将读电压、读通过电压、以及所述第一电压和所述第二电压提供给所述存储单元阵列。所述控制逻辑生成所述第一电压和所述第二电压中的一个作为预脉冲电压。所述行解码器将第三电压提供给所述字线中的至少一个。
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Patent Agency Ranking
公开(公告)号：CN112908386A
公开(公告)日：2021-06-04
申请号：CN202011300099.9
申请日：2020-11-19
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器装置包括第一半导体层、第二半导体层、控制电路和焊盘区域，第一半导体层包括上基板和存储器单元阵列，在上基板中设置有在第一方向上延伸的字线和在第二方向上延伸的位线。存储器单元阵列包括位于上基板上的竖直结构，并且该竖直结构包括存储器块。第二半导体层包括下基板，该下基板包括地址解码器和页缓冲器电路。竖直结构包括其中设置有一个或多个贯穿孔通孔的通孔区域，并且通孔区域在第二方向上间隔开。存储器单元阵列包括与位线中的不同位线对应的垫。至少两个垫根据在第一方向上距焊盘区域的距离包括不同数量的通孔区域。
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公开(公告)号：CN109979511A
公开(公告)日：2019-07-05
申请号：CN201811609370.X
申请日：2018-12-27
Applicant: 三星电子株式会社
Abstract: 公开了一种操作非易失性存储器装置的方法以及擦除数据的方法。一种操作存储器装置的方法包括：响应于指向多个子块内的选择的子块的擦除命令，对其中包括所述多个子块的存储器块内的至少一个牺牲子块执行数据读取操作。然后，对所述至少一个牺牲子块执行软编程操作。该软编程操作之后跟随着擦除所述多个子块内的选择的子块的操作。该擦除选择的子块的操作可包括：向存储器块在其上延伸的基底的体区域提供擦除电压，所述至少一个牺牲子块可被设置在选择的子块与基底之间。
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公开(公告)号：CN109308929A
公开(公告)日：2019-02-05
申请号：CN201810722252.3
申请日：2018-06-29
Applicant: 三星电子株式会社
Abstract: 为了操作包括多个NAND串的存储器设备，当选择的字线的电压增加时，使多个NAND串中未选择的NAND串浮置，以使得未选择的NAND串的沟道电压升高。当选择的字线的电压降低时，使未选择的NAND串的沟道电压放电。当选择的字线的电压增加时，可以通过使未选择的NAND串浮置以使得未选择的NAND串的沟道电压的升高与选择的字线的电压的增加一起发生来降低负载，当选择的字线的电压降低时，可以通过在选择的字线的电压降低时使未选择的NAND串的升高的沟道电压放电来降低负载。通过这样降低选择的字线的负载，可以缩短电压建立时间并提高存储器设备的操作速度。
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公开(公告)号：CN108694966A
公开(公告)日：2018-10-23
申请号：CN201810070942.5
申请日：2018-01-24
Applicant: 三星电子株式会社
IPC: G11C7/10
CPC classification number: G06F3/061 , G06F3/0659 , G06F3/0688 , G11C7/106 , G11C16/0483 , G11C16/26 , G11C16/32 , H01L21/265 , H01L27/0207 , H01L27/11573 , H01L27/11582 , G11C7/1057 , G11C7/1084
Abstract: 非易失性存储器件包括：存储单元阵列区域，其中存储单元竖直地堆叠在衬底上；以及页缓冲器，其中布置了第一页缓冲器和第二页缓冲器。存储单元阵列区域和第一页缓冲器之间的第一距离小于存储单元阵列区域和第二页缓冲器之间的第二距离。第一页缓冲器包括响应于第一控制信号驱动的第一晶体管。第二页缓冲器包括响应于与第一控制信号相对应的第二控制信号驱动的第二晶体管。相对于第一晶体管和第二晶体管的设计约束和工艺约束中的至少一个是不同的。
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