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公开(公告)号：CN111863049A
公开(公告)日：2020-10-30
申请号：CN202010733096.8
申请日：2020-07-27
Applicant: 安徽大学 , 长鑫存储技术有限公司
Abstract: 本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。该灵敏放大器包括：放大模块，用于读取位线或参考位线上存储单元的数据；第一开关模块，被配置为当灵敏放大器针对位线读第一状态且灵敏放大器处于放大阶段时，控制放大模块与参考位线断开；当灵敏放大器针对位线读第二状态且灵敏放大器处于放大阶段时，控制放大模块与参考位线连接。本公开可以减小灵敏放大器的功耗。
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公开(公告)号：CN110767251A
公开(公告)日：2020-02-07
申请号：CN201910984510.X
申请日：2019-10-16
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/419
Abstract: 本发明公开了一种低功耗和高写裕度的11T TFET SRAM单元电路结构，包括九个NTFET晶体管和两个PTFET晶体管，九个NTFET晶体管依次记为N1～N9，两个PTFET晶体管依次记为P1和P2，VDD和NTFET晶体管N4的漏极连接，同时VDD也与PTFET晶体管P1及PTFET晶体管P2的源极电连接；PTFET晶体管P1的漏极，与NTFET晶体管N1的漏极、NTFET晶体管N5的源极、NTFET晶体管N7的漏极、PTFET晶体管P2的栅极、NTFET晶体管N2栅极电连接。该电路结构不仅解决了传统TFET SRAM单元结构保持和读能力差的问题，而且提高了SRAM单元的稳定性。
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公开(公告)号：CN110675905A
公开(公告)日：2020-01-10
申请号：CN201910808519.5
申请日：2019-08-29
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/419
Abstract: 本发明公开了一种具有高稳定性的12T TFET SRAM单元电路结构，包括十个NTFET晶体管和两个PTFET晶体管，十个NTFET晶体管依次记为N1～N10，两个PTFET晶体管分别记为P1、P2，电源VDD与NTFET晶体管N7及NTFET晶体管N8的漏极电连接；PTFET晶体管P1的漏极与NTFET晶体管N1的漏极、NTFET晶体管N2的栅极、NTFET晶体管N4的栅极、NTFET晶体管N5的漏极、NTFET晶体管N7的栅极以及PTFET晶体管P2的栅极电连接。该电路结构在不改变外部读写控制电路的情况下，提高了传统TFET SRAM单元结构的读、写和保持能力，提高了SRAM单元的稳定性。
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公开(公告)号：CN110251097A
公开(公告)日：2019-09-20
申请号：CN201910537198.X
申请日：2019-06-20
Applicant: 安徽大学
Abstract: 本发明公开了一种人体运动后适感检测系统，包括：多维参数获取模块，基于多种传感器采集人体相关信息；推理模块，基于人体相关信息来确定用户是否处于运动状态，进而推断是否产生报警信号；警报模块，用于在接收到报警信号时，发出报警，并提示报警原因。上述系统通过感知人体信息，对信息作预判处理，从而确定当前是否为运动状态，进而进行舒适度判断，相比于现有系统而言，提高了检测结果的准确度。
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公开(公告)号：CN109979503A
公开(公告)日：2019-07-05
申请号：CN201910222494.0
申请日：2019-03-22
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/418
Abstract: 本发明公开了一种在内存中实现汉明距离计算的静态随机存储器电路结构，所述电路结构包括N行N列的静态随机存储器SRAM阵列，将待处理的目标二进制数据的原码和反码分别存入到所述SRAM阵列的N列N位存储阵列中，将与之比较的N位二进制数据存储到字线信号WLL中，比较数据的N位二进制数反码存入到字线信号WLR中；通过位线脉冲调制将位线信号减低到VDD‑Vx，防止单元内存储数据翻转；再通过每列中的位线信号BL和BLB放电量之和实现N列汉明距离计算，从而实现N位二进制数据和N位比较数据的汉明距离计算。上述电路结构简单，可以有效提高运算的效率和速度，减少在传输过程消耗的能量。
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Patent Agency Ranking
公开(公告)号：CN109658960A
公开(公告)日：2019-04-19
申请号：CN201811505310.3
申请日：2018-12-10
Applicant: 安徽大学
IPC: G11C11/402
Abstract: 本发明公开了一种具有超低功耗和高写裕度的12T TFET SRAM单元电路，其利用TFET相比于MOSFET具有更小的亚阈值摆幅和更高的开关比等特性，不仅解决了传统MOSFET SRAM单元结构的静态功耗大的问题，在相同的工作电压下如0.3V到0.6V时，其静态功耗与其他的TFET SRAM单元结构相比，其静态功耗至少降低了4个数量级，而且提高了TFET SRAM单元的写裕度和稳定性；即消除了TFET做SRAM传输管时出现的正偏漏电流问题，降低了单元的静态功耗，提高了单元的稳定性和写能力。
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公开(公告)号：CN105070316B
公开(公告)日：2018-02-06
申请号：CN201510544173.4
申请日：2015-08-27
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 本发明公开了一种SRAM复制位线电路，包括：时序复制电路模块与复制单元字线电压抬升模块；其中：所述时序复制电路模块并联在复制单元字线与复制位线之间；所述复制单元字线电压抬升模块一端与时钟信号端相连，另一端与所述复制单元字线相连，用于将输入的时钟信号处理为高电压的电平信号，并传输给复制单元字线；复制单元字线的电压越大，放电单元电流及其偏差越大，从而使得时序控制电路延迟偏差越小。本发明提供的电路不仅在低电源电压下具有很好的抗工艺偏差能力，同时不会大幅度增加芯片的面积，且不影响芯片运行速度。
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公开(公告)号：CN104485133B
公开(公告)日：2017-10-13
申请号：CN201410746950.9
申请日：2014-12-08
Applicant: 安徽大学
IPC: G11C16/20
Abstract: 本发明公开了一种双列交错复制位线电路，其时钟信号线CK直接连接到正接的第一组2N个放电单元RC的第一字线控制信号端WLL上，在时钟信号有效时，与第一组2N个放电单元RC的第一位线信号端BL连接的第一复制位线RBL放电；随后，第一复制位线RBL通过第一反相器I1连接到反接的第二组2N个放电单元RC的第一字线控制信号端WLL上，因此与第二组2N个放电单元RC的第一位线信号端BL连接的第一复制位线RBL继续放电，最后通过第二反相器I2向存储阵列模块输出灵敏放大器使能信号SAE。本发明实施例能够提高SRAM时序产生电路工艺鲁棒性，并且可以在不改变传统放电单元RC内部结构的情况下进一步降低工艺偏差。
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公开(公告)号：CN104575590A
公开(公告)日：2015-04-29
申请号：CN201510017119.4
申请日：2015-01-13
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 本发明公开了一种双端流水线型复制位线电路，其具体实现根据流水次数不同有两种实现方式，该电路能够降低SRAM中灵敏放大器控制时序产生电路的工艺偏差，即提高了SRAM中灵敏放大器控制时序产生电路的工艺容忍能力，可以在不影响位线预充时间、不大幅度增大设计面积的情况下将工艺偏差降低为传统复制位线的且为了保证本发明电路的平均延迟与传统复制位线电路的相等，则有流水次数N＝M*K，且当M＝1时，即复制位线长度与传统相等时，得到SAE的工艺偏差最小，为传统复制位线产生的SAE的偏差的1/N。
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公开(公告)号：CN104299644A
公开(公告)日：2015-01-21
申请号：CN201410577373.5
申请日：2014-10-24
Applicant: 安徽大学
IPC: G11C11/419
CPC classification number: G11C11/419
Abstract: 本发明公开了一种同时提高读噪声容限和写裕度的新型12管SRAM单元电路，该电路可以消除半选问题，同时解决读半选问题和写半选问题，不会带来稳定性问题，同时没有额外的功耗消耗，实验测得当列译码单元(CMUX)为4时，总数为128的阵列的读动态功耗和写动态功耗分别比传统6T单元下降81.3％和88.2％；同时，该电路大幅提高读噪声容限，使读噪声容限与保持状态噪声容限类似，达到了传统6T的读噪声容限的2.3倍；另外，该电路通过打断反相器反馈结构使得写裕度有所提高，达到了传统6T SRAM单元的1.41倍。
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