公开(公告)号：CN111428438A

公开(公告)日：2020-07-17

申请号：CN202010220347.2

申请日：2020-03-25

Applicant: 西安微电子技术研究所

Inventor： 刘蕾 ,  王会敏 ,  张城 ,  崔媛媛 ,  苏若皓

IPC: G06F30/398

Abstract: 本发明公开了一种用于车载电子系统MCU的应用验证系统，电源系统分别与参考时钟、被验证MCU放置模块、复用功能信号流通道切换及激励源提供模块和验证功能辅助外设模块电连接，参考时钟分别与被验证MCU放置模块、复用功能信号流通道切换及激励源提供模块和验证功能辅助外设模块电连接，被验证MCU放置模块分别与调试器和复用功能信号流通道切换及激励源提供模块电连接，复用功能信号流通道切换及激励源提供模块与验证功能辅助外设模块电连接，验证功能辅助外设模块和调试器与验证PC机电连接。本发明针对电路大量复用管脚信号流切换不便的问题，代替传统复用管脚验证中使用的物理跳线，实现复用功能管脚的信号流通道切换，使验证过程高效，验证系统简洁。

公开(公告)号：CN109905308A

公开(公告)日：2019-06-18

申请号：CN201910252909.9

申请日：2019-03-29

Applicant: 西安微电子技术研究所

Inventor： 王会敏 ,  许辉勇 ,  刘蕾 ,  刘晨 ,  张斌

IPC: H04L12/40 ,  H04L12/24 ,  H04L12/26 ,  H04L12/44

Abstract: 本发明公开了一种混合型FlexRay总线网络拓扑结构的测试平台，该测试平台包括两个星型耦合器，由TJA1080A型有源星型耦合板搭建，所述TJA1080A型有源星型耦合板级联不超过六个FlexRay总线通信子网络进行联网通信，每个通信子网内部为无源星型网络拓扑结构、无源直线型网络拓扑结构、点对点网络拓扑结构、主动星型网络拓扑结构、级联的主动星型网络拓扑结构或者以上结构的任意结合。该测试平台为FlexRay总线的广泛应用推广尤其为单片FlexRay控制器的国产化道路提供先例和测试验证的平台，更为FlexRay总线作为未来新兴车载总线应用系统提供前期测试验证，节省成本、降低风险、缩短研制周期。

公开(公告)号：CN109308283A

公开(公告)日：2019-02-05

申请号：CN201811013046.1

申请日：2018-08-31

Applicant: 西安微电子技术研究所

Inventor： 张海金 ,  刘思源 ,  马子轩 ,  崔媛媛 ,  王会敏

IPC: G06F15/78

Abstract: 本发明提供一种SoC片上系统及其外设总线切换方法，包括，AHB总线，APB总线，DSP EMIF接口，DSP地址译码逻辑，数据交互单元，EMIF-AHB/APB总线桥电路，AHB从机，APB从机，总线切换控制器；所述DSP地址译码逻辑通过EMIF接口的访问地址将DSP对片内的访问分别传递给总线切换控制器、数据交互单元和EMIF-AHB/APB总线桥电路。本发明实现了芯片与片外RISC处理器的直接通讯，提高数据通讯效率。相比于通过数据交互RAM访问控制片上外设，具有较高的访问效率。同时，片上处理器核和片外的DSP形成片上外设的双主机机制，使得系统具有了更高的可靠性。

公开(公告)号：CN118819229A

公开(公告)日：2024-10-22

申请号：CN202410862685.4

申请日：2024-06-28

Applicant: 西安微电子技术研究所

Inventor： 李春 ,  张方 ,  张晓敏 ,  王会敏 ,  李海松 ,  黄巾 ,  杨靓

IPC: G05F1/625 ,  H02M1/00 ,  H02M3/156

Abstract: 本发明公开了一种一级电源输出电压通断次序控制设计方法，采用DC/DC类电压转换电路作为一级电源器件完成板级输入电压到电路工作电压的转换，根据RC充电电压达到两只监控定序电路电压输入阈值先后顺序，依次输出一级电源工作使能信号，开通不同电源轨通道输出，根据RC放电电压下降到两只监控定序电路电压输入阈值先后顺序，依次撤销一级电源工作使能信号，关断不同电源轨通道输出采用电源轨次序管理监控电路完成对一级电源输出电压跟踪定序，实现一级电源输出多电源轨通断次序的控制，满足了超大规模集成电路对工作电压通断次序的特殊需求，并保障了实际应用的上电控制的时效性。

公开(公告)号：CN108777576B

公开(公告)日：2021-09-07

申请号：CN201810515153.8

申请日：2018-05-25

Applicant: 西安微电子技术研究所

Inventor： 赵翠华 ,  张海金 ,  张春妹 ,  王会敏 ,  李红桥 ,  张斌 ,  谢琰瑾

IPC: H03L7/08

Abstract: 本发明一种SoC系统复位期间锁相环稳定时钟输出电路，包括复位预处理模块、锁相环和时钟生成模块；所述复位预处理模块的输入端连接复位输入和时钟输入，输出端输出预处理后复位信号；锁相环的输入端连接预处理后复位信号、时钟输入和配置输入，输出端输出锁定指示信号和锁相环时钟输出；时钟生成模块的输入端连接锁定指示信号、锁相环时钟输出和预处理后复位信号，输出端输出时钟输出。使有锁定指示锁相环输出时钟和相应的锁定指示信号，无锁定指示锁相环输出时钟，并产生相应锁定指示信号，在SoC系统复位期间完成锁相环稳定完整时钟的输出，在满足SoC功能需求的情况下，进一步保证了SoC设计功能的正确性和可靠性。

公开(公告)号：CN108766501A

公开(公告)日：2018-11-06

申请号：CN201810549625.1

申请日：2018-05-31

Applicant: 西安微电子技术研究所

Inventor： 崔媛媛 ,  张海金 ,  娄冕 ,  王会敏 ,  马子轩 ,  刘虎兵

IPC: G11C29/10 ,  G06F15/78

Abstract: 本发明公开了一种具有EDAC容错的存储器故障注入设计及验证方法，分工作模式分别对数据/指令域和校验域的读写访问进行不同的控制，在测试模式下，对数据/指令域进行读操作时，仅使数据/指令域的读操作的控制信号有效，实现数据/指令域的测试读访问；对校验域进行读操作时，仅使校验域的读操作的控制信号有效，实现校验域的测试读访问，对数据/指令域进行故障注入时，仅使数据/指令域的写操作的控制信号有效，对校验域进行故障注入时，仅使校验域的写操作的控制信号有效，实现数据/指令域以及校验域的任意故障注入。本发明实现了数据/指令域和校验域独立的读写访问，确保存储器进行容错设计之后的可测试性。