公开(公告)号：CN113394265A

公开(公告)日：2021-09-14

申请号：CN202010606415.9

申请日：2020-06-29

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 岩鍜治阳子 ,  末代知子

IPC: H01L29/06 ,  H01L29/423 ,  H01L29/739

Abstract: 提供一种能够使栅极控制电路的结构简略化的半导体装置。半导体装置具备：半导体部；半导体部的背面侧的第1电极；表面侧的第2电极；以及第1、第2控制电极，在半导体部与第2电极之间，配置在半导体部的沟槽的内部。第1、第2控制电极从半导体部及第2电极绝缘，第2控制电极从第1控制电极电分离。半导体部包括：第1导电型的第1层；第2导电型的第2层；第1导电型的第3层；第2导电型的第4层；第2导电型的第5层；以及第2导电型的第6层。第2层设置于第1层与第2电极之间，第3及第4层有选择地设置于第2半导体层与第2电极之间。第5层设置于第1层与第1电极之间。第6层设置于第1层与第2控制电极之间，沿着第2控制电极延展。

公开(公告)号：CN112542513A

公开(公告)日：2021-03-23

申请号：CN202010050387.7

申请日：2020-01-17

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 末代知子 ,  岩鍜治阳子

IPC: H01L29/739 ,  H01L27/07 ,  H01L29/06

Abstract: 实施方式提供具有IGBT和二极管并能够缩小芯片尺寸的半导体装置及半导体电路。半导体装置具备：半导体层，具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第2导电型的第3半导体区域、第1导电型的第4半导体区域、第2导电型的第5半导体区域、第1导电型的第6半导体区域、第1沟槽和第2沟槽；第1沟槽中的第1栅极电极；第2沟槽中的第2栅极电极；第1面侧的第1电极；第2面侧的第2电极；与第1栅极电极连接的第1电极焊盘；与第2栅极电极连接的第2电极焊盘，该半导体装置具有包含第1半导体区域的第1区域、包含第2半导体区域的第2区域及设置于第1区域与第2区域之间且与第1区域相比第2沟槽的密度更高的第3区域。

公开(公告)号：CN112542512A

公开(公告)日：2021-03-23

申请号：CN202010020268.7

申请日：2020-01-09

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 岩鍜治阳子 ,  末代知子 ,  河村圭子

IPC: H01L29/739 ,  H01L29/423

Abstract: 实施方式提供能够实现开关损耗的降低的半导体装置及半导体电路。实施方式的半导体装置具备：具有多个第1沟槽和多个第2沟槽的半导体层、第1沟槽中的第1栅极电极、第2沟槽中的第2栅极电极、第1栅极电极焊盘、第2栅极电极焊盘、将第1栅极电极焊盘与第1栅极电极连接的第1布线及将第2栅极电极焊盘与第2栅极电极连接的第2布线，半导体层具有第1连接沟槽，从多个第1沟槽选出的相邻的2个第1沟槽在各自的端部通过第1连接沟槽而连接，多个第2沟槽内的至少1个第2沟槽设置于相邻的2个第1沟槽间，至少1个第2沟槽中的第2栅极电极在相邻的2个第1沟槽间与第2布线电连接。

公开(公告)号：CN105990412A

公开(公告)日：2016-10-05

申请号：CN201510553388.2

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 末代知子 ,  安原纪夫 ,  小仓常雄

IPC: H01L29/739

Abstract: 实施方式的半导体装置具备：第1导电型的第1半导体区域；第2导电型的第2半导体区域，设置在所述第1半导体区域之上；第1导电型的第3半导体区域，设置在所述第2半导体区域之上；层间绝缘膜，设置在所述第2半导体区域之上及所述第3半导体区域之上；第1电极，设置在所述第1半导体区域之下；第2电极，设置在所述层间绝缘膜之上；多个第1接触区域，在所述层间绝缘膜内朝从所述第1电极朝向所述第2电极的第1方向延伸，将所述第3半导体区域与所述第2电极电连接；多个第2接触区域，在所述层间绝缘膜内朝所述第1方向延伸，设置在相邻的所述第1接触区域之间；以及第3电极，介隔第1绝缘膜而设置在所述第2半导体区域。

公开(公告)号：CN104241347A

公开(公告)日：2014-12-24

申请号：CN201410071801.7

申请日：2014-02-28

Applicant: 株式会社东芝

Inventor： 末代知子 ,  押野雄一 ,  河村圭子 ,  田中文悟

IPC: H01L29/739

CPC classification number: H01L29/404 ,  H01L29/0619 ,  H01L29/0661 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/66068 ,  H01L29/66348 ,  H01L29/7397 ,  H01L29/7393

Abstract: 本发明提供具有能够使耐压提高的终端结构的半导体装置。具有：第一导电型的第一半导体层；第一绝缘层，与所述第一半导体层相接而设置；第二导电型的第二半导体层，与所述第一绝缘层相接，设置于所述第一半导体层内；以及多个平坦的场板电极，设置于所述第一绝缘层内，距所述第一半导体层的距离不同，所述多个平坦的场板电极被周期性配置，周期性配置的所述场板电极中的、离单元区域最近的一个周期的所述场板电极与发射电极连接，与发射电极连接的所述场板电极的外侧的所述场板电极成为浮动部半导体装置。

公开(公告)号：CN103811561A

公开(公告)日：2014-05-21

申请号：CN201310397395.9

申请日：2013-09-04

Applicant: 株式会社东芝

Inventor： 小仓常雄 ,  末代知子 ,  押野雄一 ,  三须伸一郎 ,  池田佳子 ,  中村和敏

IPC: H01L29/868

CPC classification number: H01L27/0814 ,  H01L29/083 ,  H01L29/45 ,  H01L29/47 ,  H01L29/66136 ,  H01L29/7391 ,  H01L29/861 ,  H01L29/868 ,  H01L29/87

Abstract: 一种半导体装置，具备：第一电极；第一导电型的第一半导体层；比第一半导体层的杂质浓度低的第一导电型的第二半导体层；设置在第二半导体层的一部分上的第二导电型的第一半导体区域；与第一半导体区域相接的第二导电型的第二半导体区域；设置在第一半导体区域的至少一部分上的第二导电型的第三半导体区域；以及设置在第一半导体区域、第二半导体区域及第三半导体区域之上的第二电极。第三半导体区域的与第二电极的接触面上的杂质浓度比第一半导体区域的杂质浓度及第二半导体区域的与第二电极的接触面上的杂质浓度高。由第一半导体区域和第一半导体层夹着的第二半导体层的厚度比由第二半导体区域和第一半导体层夹着的第二半导体层的厚度薄。

公开(公告)号：CN102280444A

公开(公告)日：2011-12-14

申请号：CN201110071944.4

申请日：2011-03-18

Applicant: 株式会社东芝

Inventor： 平早水启史 ,  出口公彦 ,  小畠万司 ,  末代知子

IPC: H01L27/02 ,  H01L27/088 ,  H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7816 ,  H01L21/26586 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/0873 ,  H01L29/1087 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/41758 ,  H01L29/66659 ,  H01L29/66681 ,  H01L29/7835

Abstract: 根据实施方式，提供一种半导体装置，具备有选择地设置在半导体层表面的第1基极区域和第2基极区域；设置在各个基极区域表面的第1源极区域与第2源极区域和背栅区域；由第1基极区域与第2基极区域夹持的漂移区域；从漂移区域的表面到内部地设置、彼此对置的第1绝缘体层和第2绝缘体层；和由第1绝缘体层与第2绝缘体层夹持地设置在漂移区域表面的第2导电型的漏极区域，由第1基极区域与第1绝缘体层夹持的漂移区域的部分的距离，比由第2基极区域与第2绝缘体层夹持的漂移区域的部分的距离短。

公开(公告)号：CN113497114B

公开(公告)日：2025-05-23

申请号：CN202010607336.X

申请日：2020-06-29

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 末代知子 ,  系数裕子 ,  河村圭子 ,  岩鍜治阳子 ,  布施香织

IPC: H10D62/10 ,  H10D64/23 ,  H10D8/50

Abstract: 实施方式提供一种能够有效地降低恢复损耗的半导体装置，其具备半导体部、设于半导体部的背面上的第一电极、以及设于半导体部的表面上第二电极。半导体部包括第一导电型的第一半导体层、第二导电型的第二半导体层、以及第二导电型的第三半导体层。第一半导体层在第一电极与第二电极之间延伸，第二半导体层设于第一半导体层与第二电极之间。第三半导体层设于第二半导体层与第二电极之间，包含浓度比第二半导体层的第二导电型杂质的浓度高的第二导电型杂质。第二电极从半导体部的表面延伸到第二半导体层中，并包含与第二半导体层相接的埋入接触部、以及与第三半导体层相接的表面接触部。

公开(公告)号：CN111725307B

公开(公告)日：2024-04-26

申请号：CN201910584739.4

申请日：2019-07-01

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 岩鍜治阳子 ,  末代知子 ,  诹访刚史

IPC: H01L29/739 ,  H01L29/167 ,  H01L29/06

Abstract: 实施方式提供的断开损失得以降低的半导体装置具备：第1及第2电极；第1及第2栅极电极；具有第1及第2面的半导体层，该半导体层具有：第1导电型的第1半导体区域，具有：第1部分；与第1部分相比载流子浓度高的第2部分；及与第2部分相比载流子浓度低的第3部分第2导电型的第2半导体区域，设置于第1半导体区域与第1面之间，与第1栅极电极对置；第1导电型的第3半导体区域，设置于第2半导体区域与第1面之间，与第1电极接触；第2导电型的第4半导体区域，设置于第1半导体区域与第2面之间，一部分与第2栅极电极对置，与第2电极接触；及第1导电型的第5半导体区域，设置于第4半导体区域与第2面之间，与第2电极接触。

公开(公告)号：CN113497134B

公开(公告)日：2024-04-23

申请号：CN202010614637.5

申请日：2020-06-30

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 岩鍜治阳子 ,  末代知子

IPC: H01L29/739 ,  H01L29/06 ,  H01L29/423

Abstract: 实施方式提供能够降低开关损耗的半导体装置以及半导体电路。实施方式的半导体装置具备：半导体层，具有第一及第二面、第一及第二沟槽、与第一沟槽相邻的第三沟槽、与第二沟槽相邻的第四沟槽及第一至第四半导体区域；第一至第四栅极电极，分别设置于第一至第四沟槽中；第一面侧的第一电极，其与第一沟槽和第三沟槽间的半导体层的第一接触面积大于其与第三沟槽和第四沟槽间的半导体层之间的第二接触面积，其与第二沟槽和第四沟槽间的半导体层的第三接触面积大于第二接触面积；第二面侧的第二电极；与第一及第二栅极电极连接的第一栅极电极焊盘；以及与第三以及第四栅极电极连接的第二栅极电极焊盘。