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公开(公告)号：CN1242486C
公开(公告)日：2006-02-15
申请号：CN02103395.1
申请日：2002-02-04
Applicant: 株式会社东芝
IPC: H01L27/105 , H01L21/8239
CPC classification number: H01L29/7841 , G11C11/404 , G11C11/4085 , G11C11/4087 , G11C2211/4016 , H01L23/544 , H01L27/108 , H01L27/10802 , H01L27/10844 , H01L27/1203 , H01L2223/54426 , H01L2223/54453 , H01L2924/0002 , H01L2924/00
Abstract: 多个MIS晶体管构成存储单元的半导体存储器件，各MIS晶体管备有半导体层上形成的源极区域和与之分离的漏极区域；二者之间的半导体层成为浮动状态的沟道体；设置在上述源极和上述漏极区域之间的，用于在上述沟道体上形成沟道的主栅极；和为了通过电容耦合控制上述沟道体的电位，与上述主栅极分别设置的辅助栅极，与上述主栅极同步驱动，上述MIS晶体管具有将上述半导体层分别设定在第1和第2电位的第1数据状态和第2数据状态。
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公开(公告)号：CN1215560C
公开(公告)日：2005-08-17
申请号：CN02107184.5
申请日：2002-03-13
Applicant: 株式会社东芝
IPC: H01L27/04 , H01L27/105 , H01L27/108
CPC classification number: G11C11/404 , G11C2211/4016 , H01L27/108 , H01L27/10802 , H01L27/10823 , H01L27/10841 , H01L27/1203 , H01L29/7841
Abstract: 半导体存储器件的各个MIS晶体管具备：半导体层(12)；在半导体层上形成的源区(15)；在半导体层上与上述源区分离开形成的漏区(14)，使源区和漏区之间的半导体层变成为浮置状态的沟道体；用来在沟道体上形成沟道的第1栅极(13)；用来借助于电容耦合控制沟道体电位的第2栅极(20)；和在沟道体的第2栅极一侧形成的高浓度区(21)，具有比沟道体的杂质浓度还高的杂质浓度。
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公开(公告)号：CN1574070A
公开(公告)日：2005-02-02
申请号：CN200410045371.8
申请日：2004-05-21
Applicant: 株式会社东芝
Abstract: 本发明提供MRAM及其数据读法。本发明的目的是提供一种可获得大容量化及高集成化而存取速度也可实现高速化的磁性随机存取存储器及其数据读出方法。在使用交叉点型的存储单元和采用分层位线结构的MRAM中，在读出动作时，使与选择单元同一副位线(SBL1～SBL8)相连接的存储单元(MC11～MC48)的字线(RWL1～RWL8)保持电浮动状态，对与选择单元不同的副位线相连接的存储单元的字线供给与主位线(MBL1～MBL4)同一电位。通过使用交叉点型存储单元，可很容易获得大容量化及高集成化。另外，可以抑制交叉点型存储单元固有的读出时的误差电流分量，并且，通过将处于非选择状态的全部副位线的电位设定为与主位线相同，可以使读出动作做到高速化。
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公开(公告)号：CN1534679A
公开(公告)日：2004-10-06
申请号：CN200310124315.9
申请日：2003-12-26
Applicant: 株式会社东芝
CPC classification number: G11C11/15
Abstract: 本发明公开了一种磁随机存取存储器，由存储单元、副位线、主位线、读出放大器、配线、第1动作电路、第2动作电路，以及字线构成。上述存储单元，由通过磁性电阻变化的磁阻元件构成。上述副位线，与上述存储单元的一端连接。上述主位线，通过第1选择电路与上述副位线连接。上述读出放大器，通过第2选择电路与上述主位线连接。上述配线，与上述存储单元的另一端连接，被配置在第1方向上。上述第1动作电路，通过第3选择电路与上述配线的一端连接。上述第2动作电路，与上述配线的另一端连接。上述字线，被配置在通过上述存储单元和上述配线连接的交点上，和上述第1方向正交的第2方向上。能实现低消耗电力且能进行高速写入动作。
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公开(公告)号：CN1469386A
公开(公告)日：2004-01-21
申请号：CN03145438.0
申请日：2003-02-21
Applicant: 株式会社东芝
CPC classification number: G11C11/16
Abstract: 提供一种磁随机存取存储器。读取功能块(BK11)由横向排列的多个MTJ元件(12)构成。读取功能块(BK11)内的MTJ元件(12)的一端共同连接，其连接点不经由选择开关，直接连接在读取字线(RWL1)上。MTJ元件(12)的另一端分别独立地连接在读取位线(RBL1、…RBL4)/写入字线(WW1、…WWL4)上。读取位线(RBL1、…RBL4)/写入字线(WWL1、…WWL4)经由行选择开关(RSW2)，连接在共用数据线(30)上。共用数据线(30)连接在读取电路(29B)上。
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Patent Agency Ranking
公开(公告)号：CN101911205A
公开(公告)日：2010-12-08
申请号：CN200880122883.6
申请日：2008-09-09
Applicant: 株式会社东芝
Inventor： 岩田佳久
IPC: G11C13/00
CPC classification number: G11C11/5614 , G11C13/0009 , G11C13/0011 , G11C13/004 , G11C13/0064 , G11C13/0069 , G11C2013/0054 , G11C2013/0078 , G11C2013/009 , G11C2213/71 , G11C2213/72
Abstract: 一种非易失性半导体存储器件，包括：基元阵列，其具有以矩阵状设置的多个存储器基元，每一个存储器基元包括可变电阻器，所述可变电阻器的电阻可逆地变化以存储与所述可变电阻器的电阻对应的数据；选择电路，其操作为从所述基元阵列选择存储器基元；以及写入电路，操作为对由所述选择电路选择的所述存储器基元执行特定的电压或电流供给，以使在所述选择的存储器基元中的可变电阻器的电阻变化，从而擦除或写入数据。当在所述选择的存储器基元中流动的电流达到在所述数据擦除或写入之后出现的特定水平时，所述写入电路根据在所述选择的存储器基元中的所述可变电阻器的电阻变化状况来终止对所述选择的存储器基元的所述电压或电流供给。
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公开(公告)号：CN100476991C
公开(公告)日：2009-04-08
申请号：CN02148057.5
申请日：2002-10-23
Applicant: 株式会社东芝
IPC: G11C11/02
CPC classification number: H01L27/228 , B82Y10/00 , H01L21/76895 , H01L43/08
Abstract: 半导体集成电路器件包括：单元晶体管、位线、单元内局部布线、和磁阻元件。上述单元内局部布线设置于上述位线的上方，并与上述单元晶体管的源/漏区的一方连接。上述磁阻元件设置于上述位线的上方，并与上述位线和上述单元内局部布线连接。
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公开(公告)号：CN1327446C
公开(公告)日：2007-07-18
申请号：CN02160834.2
申请日：2002-12-27
Applicant: 株式会社东芝
Abstract: TMR元件被设置在字线和位线之间的交叉点处。每个字线的一端通过行选择开关连接到接地点。每个位线的一端连接到位线偏置电路。在读取操作中，该位线偏置电路把偏置电势施加到所有位线。该被选择的字线被短路到接地点。未被选择的字线被设置在浮置状态。
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公开(公告)号：CN1310253C
公开(公告)日：2007-04-11
申请号：CN02157557.6
申请日：2002-12-20
Applicant: 株式会社东芝
Abstract: 读出块是由横向并排的多个TMR元件构成。读出块内TMR元件的一端共通连接，经由读出选择开关连到源线。TMR元件的另一端分别单独连到读出位线/写入字线。读出位线/写入字线经由行选择开关连到共通数据线。共通数据线连到读出电路。
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公开(公告)号：CN1294596C
公开(公告)日：2007-01-10
申请号：CN02157546.0
申请日：2002-12-20
Applicant: 株式会社东芝
Inventor： 岩田佳久
IPC: G11C11/15
CPC classification number: H01L27/228 , B82Y10/00 , G11C8/10 , G11C11/15 , G11C11/16 , H01L27/224 , H01L27/226
Abstract: 提供磁随机存取存储器及其读出方法和制造方法。读块由在纵向上重叠的多个TMR元件构成。读块内的TMR元件的一端经过读出选择开关与源线相连接。源线在Y方向上延伸，经过列选择开关与接地点相连接。TMR元件的另一端分别独立地与读出/写入位线相连接。读出/写入位线在Y方向上延伸，经过列选择开关与读出电路相连接。
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