公开(公告)号：CN104465741A

公开(公告)日：2015-03-25

申请号：CN201410061074.6

申请日：2014-02-24

Applicant: 株式会社东芝

Inventor： 安本恭章 ,  梁濑直子 ,  阿部和秀 ,  内原士 ,  齐藤泰伸 ,  仲敏行 ,  吉冈启 ,  小野祐 ,  大野哲也 ,  藤本英俊 ,  增子真吾 ,  古川大 ,  八木恭成 ,  汤元美树 ,  饭田敦子

IPC: H01L29/778 ,  H01L29/423 ,  H01L29/872 ,  H01L29/40

CPC classification number: H01L29/2003 ,  H01L29/045 ,  H01L29/205 ,  H01L29/417 ,  H01L29/41725 ,  H01L29/41758 ,  H01L29/42316 ,  H01L29/7786 ,  H01L29/872 ,  H01L29/778 ,  H01L29/41775

Abstract: 本发明提供一种半导体装置，具备：GaN系半导体层，表面相对m面或a面具有0度以上5度以下的角度；第一电极，设置于上述表面，具有第一端部；以及第二电极，与第一电极分离地设置于上述表面，具有与第一端部对置的第二端部，连接第一端部的任意点和第二端部的任意点的线段的方向与GaN系半导体层的c轴方向不同。

公开(公告)号：CN113394289B

公开(公告)日：2024-10-29

申请号：CN202010951166.7

申请日：2020-09-11

Applicant: 株式会社东芝

Inventor： 大桥辉之 ,  河野洋志 ,  古川大

IPC: H01L29/78 ,  H01L29/47 ,  H01L29/06

Abstract: 本发明提供能够减小特性变动的半导体装置。根据实施方式，半导体装置包括第1元件区域。第1元件区域包括第1～第3半导体区域、第1、第2导电层。第1半导体区域为第1导电型。第2导电层在第1半导体区域与第3部分区域肖特基接触。第2半导体区域为第2导电型。第3半导体区域为第1导电型。第3半导体区域的至少一部分在第2方向上位于第1部分区域与第1半导体部分之间。第3半导体区域中的第1导电型的杂质的浓度高于第1部分区域中的第1导电型的杂质的浓度。

公开(公告)号：CN115911125A

公开(公告)日：2023-04-04

申请号：CN202111611613.5

申请日：2021-12-27

Applicant: 东芝电子元件及存储装置株式会社 ,  株式会社东芝

Inventor： 朝羽俊介 ,  楠本雄司 ,  田中克久 ,  原雄二郎 ,  水上诚 ,  古川大 ,  河野洋志 ,  永田真统

IPC: H01L29/78 ,  H01L29/16 ,  H01L21/336

Abstract: 实施方式提供能够降低接触电阻的半导体装置及其制造方法。实施方式的半导体装置具备：第一导电型的第一碳化硅区域；第一碳化硅区域之上的第二导电型的第二碳化硅区域；第二碳化硅区域之上的第二导电型的第三碳化硅区域；第三碳化硅区域之上的第一导电型的第四碳化硅区域及第五碳化硅区域；第一电极，包含有在第一方向上位于第四碳化硅区域与第五碳化硅区域之间的第一部分；以及金属硅化物层，设置于第一部分与第三碳化硅区域之间，与第三碳化硅区域相接，在第一方向上设置于第一部分与第四碳化硅区域之间，与第四碳化硅区域相接，在第一方向上设置于第一部分与第五碳化硅区域之间，与第五碳化硅区域相接。

公开(公告)号：CN109524450B

公开(公告)日：2021-12-21

申请号：CN201810144814.0

申请日：2018-02-12

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 古川大

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 实施方式涉及的半导体装置具备基板、第1半导体区域、第2半导体区域、第3半导体区域、第4半导体区域以及第1电极。上述第2半导体区域设置于上述第1半导体区域上。上述第2半导体区域具有第1部分、以及在与上述基板的上述第1面平行的第1方向上连接于上述第1部分的第2部分。上述第2半导体区域的导电型为第2导电型。上述第1电极设置于上述第2半导体区域的上述第1部分、上述第3半导体区域以及上述第4半导体区域上，并与上述第2半导体区域的上述第1部分接触。

公开(公告)号：CN111640790A

公开(公告)日：2020-09-08

申请号：CN201910619462.4

申请日：2019-07-10

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 河野洋志 ,  大桥辉之 ,  古川大

IPC: H01L29/16 ,  H01L29/40 ,  H01L29/78

Abstract: 实施方式提供能够降低导通电阻的半导体装置。实施方式的半导体装置，具备：第一电极、第二电极、碳化硅层、和与第二碳化硅区域对置的栅极电极。碳化硅层具有：第1导电型的第一碳化硅区域，设在第一电极与第二电极之间，具有第一面和第二面；第一碳化硅区域与第一面之间的第2导电型的第二碳化硅区域；第一碳化硅区域与第一面之间的、与第二碳化硅区域分离的第2导电型的第三碳化硅区域；第二碳化硅区域与第一面之间的、与第一电极相接的第1导电型的第四碳化硅区域、第二碳化硅区域与第三碳化硅区域之间的、第1导电型杂质浓度比第一碳化硅区域高的第1导电型的第五碳化硅区域；以及第五碳化硅区域与第一面之间的、与第一电极相接的第2导电型的第六碳化硅区域。

公开(公告)号：CN109524450A

公开(公告)日：2019-03-26

申请号：CN201810144814.0

申请日：2018-02-12

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 古川大

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 实施方式涉及的半导体装置具备基板、第1半导体区域、第2半导体区域、第3半导体区域、第4半导体区域以及第1电极。上述第2半导体区域设置于上述第1半导体区域上。上述第2半导体区域具有第1部分、以及在与上述基板的上述第1面平行的第1方向上连接于上述第1部分的第2部分。上述第2半导体区域的导电型为第2导电型。上述第1电极设置于上述第2半导体区域的上述第1部分、上述第3半导体区域以及上述第4半导体区域上，并与上述第2半导体区域的上述第1部分接触。

公开(公告)号：CN107845683A

公开(公告)日：2018-03-27

申请号：CN201710120963.9

申请日：2017-03-02

Applicant: 株式会社东芝

Inventor： 大田刚志 ,  古川大

IPC: H01L29/78 ,  H01L29/16

Abstract: 本发明的实施方式提供一种能够使可靠性提高的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；栅电极；第1导电型的第1碳化硅区域，设于第1电极与第2电极之间；第1导电型的第2碳化硅区域，设于第1电极与第1碳化硅区域之间，且第1导电型杂质的杂质浓度高于第1碳化硅区域；第2导电型的第3碳化硅区域，设于第1电极与第2碳化硅区域之间；第1导电型的第4碳化硅区域，设于第1电极与第3碳化硅区域之间；第1导电型的第5碳化硅区域，设于栅电极与第2碳化硅区域之间；第1导电型的第6碳化硅区域，设于第1电极与第2碳化硅区域之间，并与第1电极接触；以及栅绝缘层，设于栅电极与第3碳化硅区域以及第5碳化硅区域之间。