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公开(公告)号：CN116845105A
公开(公告)日：2023-10-03
申请号：CN202210804976.9
申请日：2022-07-08
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/16 , H01L29/08 , H01L21/336
Abstract: 半导体装置具备：在碳化硅层的第1面侧沿第1方向延伸的沟槽；沟槽内的栅极电极；在碳化硅层中沿第1方向依次配置的第1导电型第1碳化硅区域、第2导电型第2碳化硅区域、第1导电型第3碳化硅区域、第4碳化硅区域；在第1至第4碳化硅区域与第1面之间设置且在第一方向上依次配置且杂质浓度比第1至第4碳化硅区域高的第1导电型第5碳化硅区域、第2导电型第6碳化硅区域、第1导电型第7碳化硅区域、第2导电型第8碳化硅区域；设在第5至第8碳化硅区域与第1面之间的第1导电型第9碳化硅区域；第9碳化硅区域与第1面之间的第2导电型第10碳化硅区域和第1导电型第11碳化硅区域；第1面侧的第1电极；与第1面对置的第2面侧的第2电极。
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公开(公告)号：CN118676189A
公开(公告)日：2024-09-20
申请号：CN202310723855.6
申请日：2023-06-19
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/423 , H01L27/085 , H01L27/088
Abstract: 根据实施方式，半导体装置具有：碳化硅层，具有第一面、第二面、在第一方向上位于第一面及第二面的相反侧的第三面、以及侧面，第二面在与第一方向正交的方向上位于第一面和侧面之间，并且位于比第一面更向第三面侧凹陷的位置；第一电极，设置在第一面；第二电极，设置在第三面；栅极电极，设置在第一面和第三面之间的碳化硅层内；栅极绝缘膜，设置在栅极电极和碳化硅层之间；层间绝缘膜，设置在第二面上，比第一面和第二面之间的第一方向的高度差厚；以及场板，设置在层间绝缘膜内，电阻率低于层间绝缘膜。
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公开(公告)号：CN116779675A
公开(公告)日：2023-09-19
申请号：CN202210696549.3
申请日：2022-06-20
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/423
Abstract: 根据一实施方式，半导体装置有第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、栅极电极、第二导电型的第三半导体区域、导电部、第二导电型的第四半导体区域、第一导电型的第五半导体区域、第一导电型的第六半导体区域及第二电极。第一半导体区域包含第一区域及第二区域。第二半导体区域及第三半导体区域设于第一区域之上。栅极电极设于第二半导体区域之上。第三半导体区域与第二半导体区域分离。导电部设于第三半导体区域之上。第四半导体区域设于第二区域之上，与第三半导体区域相接。第五半导体区域设于第四半导体区域的一部分之上。第六半导体区域有比第一半导体区域高的第一导电型的杂质浓度，与第三半导体区域相接。
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公开(公告)号：CN116845083A
公开(公告)日：2023-10-03
申请号：CN202210919891.5
申请日：2022-08-01
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式的碳化硅半导体装置包括：第一电极；第二电极；第一半导体层，设置在第一电极与第二电极之间，包括碳化硅；包括碳化硅的第一导电型的多个第一半导体柱区域；包括碳化硅的第二导电型的第二半导体柱区域。第一半导体柱区域设置在第一半导体层与第二电极之间，包括：第一区域，具有第一杂质浓度；第二区域，在与从第一电极朝向第二电极的第一方向正交的第二方向上与第一区域并列，且具有比第一杂质浓度浓的第二杂质浓度。第二半导体柱区域设置在第一半导体层与第二电极之间，在第二方向上位于第一半导体柱区域之间，还包括：第三区域，具有第三杂质浓度；第四区域，在第二方向上与第三区域并列，且具有比第三杂质浓度浓的第四杂质浓度。
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公开(公告)号：CN116799063A
公开(公告)日：2023-09-22
申请号：CN202210846354.2
申请日：2022-07-04
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/423
Abstract: 根据一实施方式，半导体装置具备第一电极、第一半导体区域、栅极电极、第二导电型的第二半导体区域、第二导电型的第三半导体区域、第一导电型的第四半导体区域、第一导电型的第五半导体区域以及第二电极。第一半导体区域包含第一导电型的第一区域。栅极电极设于第一半导体区域之上。第二半导体区域在与从第一电极朝向第一半导体区域的第一方向垂直的第二方向上，与栅极电极相对。第三半导体区域在第一方向上设于第一半导体区域与第二半导体区域之间。第三半导体区域的下部的宽度比第三半导体区域的上部的宽度长。第四半导体区域设于第三半导体区域与栅极电极之间，具有比第一区域高的第一导电型的杂质浓度。第五半导体区域设于第二半导体区域之上。
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Patent Agency Ranking
公开(公告)号：CN116845103A
公开(公告)日：2023-10-03
申请号：CN202210735355.X
申请日：2022-06-27
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/423
Abstract: 实施方式提供可提高耐压的半导体装置。实施方式的半导体装置具备第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、栅极电极、第二导电型的第四半导体区域、第二导电型的多个第五半导体区域、第二导电型的多个第六半导体区域及第二电极。第一半导体区域包含第一区域以及第二区域。第四半导体区域设于第一区域与栅极电极之间。多个第五半导体区域沿着第一面位于第四半导体区域的周围，在从第一区域朝向第二区域的第二方向上相互分离。多个第六半导体区域沿着第一面位于第二半导体区域的周围，在第二方向上相互分离。多个第六半导体区域各自具有比多个第五半导体区域各自低的第二导电型的杂质浓度。
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公开(公告)号：CN116799061A
公开(公告)日：2023-09-22
申请号：CN202210767695.0
申请日：2022-06-30
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式的半导体装置具备第一电极、从第一电极分离的第二电极、设于第一电极与第二电极间的半导体部、及控制电极。半导体部含第一导电型的第一半导体层、第二导电型的第二半导体层、第一导电型的第三半导体层、第二导电型的多个第四半导体层及第二导电型的第五半导体层。第一半导体层在第一电极与第二电极间延伸，第二半导体层设于第一半导体层与第二电极间。第三半导体层在第二半导体层与第二电极间局部地设于第二半导体层上。多个第四半导体层设于第一半导体层中在从第一电极朝第二电极的第一方向上延伸，在与第一方向正交的第二方向上排列。第五半导体层局部地设于第一半导体层与第二半导体层间位于在第二方向上相邻的两个第四半导体层间，与相邻的两个第四半导体层连接。控制电极位于多个第四半导体层的各个与第二电极间隔着第一绝缘膜与第二半导体层相向。
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公开(公告)号：CN115911125A
公开(公告)日：2023-04-04
申请号：CN202111611613.5
申请日：2021-12-27
Applicant: 东芝电子元件及存储装置株式会社 , 株式会社东芝
IPC: H01L29/78 , H01L29/16 , H01L21/336
Abstract: 实施方式提供能够降低接触电阻的半导体装置及其制造方法。实施方式的半导体装置具备：第一导电型的第一碳化硅区域；第一碳化硅区域之上的第二导电型的第二碳化硅区域；第二碳化硅区域之上的第二导电型的第三碳化硅区域；第三碳化硅区域之上的第一导电型的第四碳化硅区域及第五碳化硅区域；第一电极，包含有在第一方向上位于第四碳化硅区域与第五碳化硅区域之间的第一部分；以及金属硅化物层，设置于第一部分与第三碳化硅区域之间，与第三碳化硅区域相接，在第一方向上设置于第一部分与第四碳化硅区域之间，与第四碳化硅区域相接，在第一方向上设置于第一部分与第五碳化硅区域之间，与第五碳化硅区域相接。
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公开(公告)号：CN119790352A
公开(公告)日：2025-04-08
申请号：CN202380062940.0
申请日：2023-11-17
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 技术问题在于提供一种能够可靠地识别半导体基板的标记的半导体装置的制造方法以及半导体基板。作为解决手段，本实施方式的半导体装置的制造方法，形成第一标记(10)，该第一标记(10)从与SiC基板的第一面大致垂直的第一方向凹陷，在第一面中由在与第一方向正交的第二方向上延伸的第一边及第三边、和在与第一方向及第二方向正交的第三方向上延伸的第二边及第四边包围，在第一边具有在从第一边朝向该第一边的对边即第三边的第三方向上凹陷的至少1个凹图案。在SiC基板的第一标记(10)上使SiC层外延生长。
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公开(公告)号：CN118693150A
公开(公告)日：2024-09-24
申请号：CN202310731858.4
申请日：2023-06-20
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 本发明的实施方式涉及半导体装置。一个实施方式的半导体装置具有：栅极电极，在第一方向上延伸；栅极绝缘膜，覆盖栅极电极；第一导电型的第一半导体区域，在栅极绝缘膜下，在与第一方向正交的第二方向上延伸；以及第一导电型的第二半导体区域，夹着第一半导体区域与所述栅极绝缘膜对置。第二半导体区域的第一导电型杂质浓度比第一半导体区域的第一导电型杂质浓度低。
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