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公开(公告)号：CN103023501A
公开(公告)日：2013-04-03
申请号：CN201210224236.4
申请日：2012-06-29
Applicant: 株式会社东芝
IPC: H03M1/12
CPC classification number: H03M1/1061 , H03F3/45183 , H03F2203/45391 , H03F2203/45392 , H03F2203/45674 , H03K5/2481 , H03M1/365
Abstract: 一种模数转换器，包括电压生成单元和多个比较器。电压生成单元通过多个电阻器将从外部施加的基准电压分压以生成多个比较电压。比较器将比较电压与模拟输入电压相比较并基于比较结果而输出数字信号。每个比较器包含检测比较电压和模拟输入电压之间的电势差的差动对电路。差动对电路包含第一电路部分和第二电路部分。第一电路部分包含：栅极被供给一个输入的第一输入晶体管和与第一输入晶体管串联连接的电阻器。第二电路部分包含：栅极被供给另一个输入并与第一输入晶体管形成差动对的第二输入晶体管；和与第二输入晶体管串联连接的可变电阻器。可变电阻器包含串联连接的多个可变电阻元件，每个可变电阻元件具有根据控制信号被可变地设定的电阻值。
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公开(公告)号：CN103023500A
公开(公告)日：2013-04-03
申请号：CN201210224176.6
申请日：2012-06-29
Applicant: 株式会社东芝
IPC: H03M1/12
CPC classification number: H03M1/1061 , H01L27/22 , H01L43/08 , H03M1/365
Abstract: 本发明涉及模数转换器。根据一个实施例，模数转换器包括电压生成单元以及多个比较器。电压生成单元被配置来利用多个可变电阻器对基准电压进行分压，以生成多个比较电压。所述多个比较器中的每一个被配置来将所述多个比较电压中的任意一个与模拟输入电压进行比较，以及基于比较电压和模拟输入电压之间的比较结果输出数字信号。所述多个可变电阻器中的每一个包括串联连接的多个可变电阻性元件，并且所述多个可变电阻性元件中的每一个具有根据外部信号可变地设置的电阻值。
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公开(公告)号：CN1841768A
公开(公告)日：2006-10-04
申请号：CN200610071020.3
申请日：2006-03-31
Applicant: 株式会社东芝
CPC classification number: H01L43/08 , G11C11/16 , H01L27/115 , H01L29/66984 , H01L29/7881
Abstract: 提供一种自旋注入场效应晶体管、磁随机存取存储器和可重构逻辑电路。该自旋注入场效应晶体管包括：磁化方向被固定的第1铁磁性体；磁化方向被自旋注入电流改变的第2铁磁性体；位于上述第1铁磁性体和第2铁磁性体之间的沟道；在上述沟道上隔着栅绝缘层形成的栅电极；控制自旋注入电流的取向以确定上述第二铁磁性体的磁化方向的第1驱动器/汇流器，上述自旋注入电流流过上述沟道；流过辅助电流的导电线，该辅助电流在上述第2铁磁性体的易磁化轴方向上产生磁场；以及控制流过上述导电线的辅助电流的取向的第2驱动器/汇流器。
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公开(公告)号：CN120035175A
公开(公告)日：2025-05-23
申请号：CN202410874202.2
申请日：2024-07-02
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 本发明涉及半导体装置。提供能抑制耐压下降的半导体装置。根据实施方式，半导体装置包含具有第1面的支撑体、第1～4导电部和半导体层。从第1面往第1导电部的方向沿着第1方向。第2导电部在第2方向与第1导电部远离。半导体层位于第1导电部与第2导电部之间。半导体层包含对置区域和第1半导体区域。第3导电部在第3方向上远离第2导电部一部分和对置区域。第4导电部在第3方向远离第1半导体区域。第1半导体区域包含第1上端区域、第1下端区域和第1中间区域。第1上端区域的第1导电类型的杂质浓度比第1中间区域的第1导电类型的杂质浓度高。第1下端区域的第1导电类型的杂质浓度比第1中间区域的第1导电类型的杂质浓度高。
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公开(公告)号：CN113224161B
公开(公告)日：2024-03-29
申请号：CN202010952414.X
申请日：2020-09-11
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/06 , H01L29/861 , H01L21/336 , H01L21/329
Abstract: 本发明提供一种半导体装置，能够提高特性。根据实施方式，半导体装置包括第1～第3电极、第1～第3半导体区域、第1部件以及第1绝缘部件。从第1部分区域向第1部件的方向沿着第1方向。从第3部分区域向第1部件的方向沿着第2方向。所述第1部件与第1部分区域电连接。第1部件与第2电极电连接或者能够与所述第2电极电连接。第1部件的电阻率高于所述第1部分区域的电阻率且低于第1绝缘部件的电阻率。
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Patent Agency Ranking
公开(公告)号：CN115050833A
公开(公告)日：2022-09-13
申请号：CN202110953890.8
申请日：2021-08-19
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/06 , H01L29/739
Abstract: 本发明提供能够提高特性的半导体装置。根据实施方式，半导体装置包含第一电极、第二电极、第三电极、第一导电部件及第一绝缘部件。从第一电极向第二电极的方向沿着第一方向。第一绝缘部件包含第一位置、第二位置及第三位置。从第一导电部件端部向第一位置的方向沿着第二方向。第一位置在第一方向上位于第一电极与第二位置之间。第三位置在第一方向上位于第一位置与第二位置之间。第一元素包含从由氢、氦、氩和碳构成的组中选择的至少1种。第三位置处的第一元素的第三浓度高于第一位置处的第一元素的第一浓度，且高于第二位置处的第一元素的第二浓度。
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公开(公告)号：CN114864669A
公开(公告)日：2022-08-05
申请号：CN202110946304.7
申请日：2021-08-18
Applicant: 株式会社东芝
Abstract: 提供一种半导体装置，能够提高特性。根据实施方式，半导体装置包括第1～第3电极、第1、第2导电部件、半导体部件以及第1绝缘部件。所述第1导电部件与所述第2电极电连接。或者，所述第1导电部件能够与所述第2电极电连接。所述第2导电部件从所述第2电极以及所述第3电极电绝缘。
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公开(公告)号：CN113345961A
公开(公告)日：2021-09-03
申请号：CN202010950518.7
申请日：2020-09-11
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/47 , H01L29/423
Abstract: 本发明提供能够提高特性的半导体装置。根据实施方式，半导体装置包括第1导电部、第2导电部、第1半导体区域、第3导电部以及第1绝缘部。从第1导电部向第2导电部的方向沿着第1方向。第1半导体区域为第1导电类型。第1半导体区域包括第1部分区域、第2部分区域以及第3部分区域。从第1部分区域向第2部分区域的第2方向与第1方向交叉。第3部分区域在第1方向上处于第1部分区域与第2导电部之间。第3部分区域包括与第2导电部对置的对置面。第3部分区域与第2导电部肖特基接触。从对置面向第3导电部的方向沿着第2方向。第1绝缘部包括第1绝缘区域。第1绝缘区域中的至少一部分处于对置面与第3导电部之间。
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公开(公告)号：CN102651234B
公开(公告)日：2015-04-08
申请号：CN201210043857.2
申请日：2012-02-24
Applicant: 株式会社东芝
CPC classification number: G11C15/02 , G11C11/161 , G11C15/046 , H01L27/228
Abstract: 本发明涉及内容可寻址存储器。一个实施例提供一种内容可寻址存储器，包括：自旋MOSFET对，所述自旋MOSFET对包括：第一自旋MOSFET，第一自旋MOSFET的磁化状态根据存储数据而设置；和第二自旋MOSFET，第二自旋MOSFET的磁化状态根据存储数据而设置，第二自旋MOSFET与第一自旋MOSFET并联连接；第一布线，第一布线被构造为施加栅电压，以使得第一自旋MOSFET和第二自旋MOSFET中的任何一个根据搜索数据变为导电；和第二布线，第二布线被构造为将电流施加于第一自旋MOSFET和第二自旋MOSFET这二者。
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公开(公告)号：CN101546600B
公开(公告)日：2012-11-28
申请号：CN200910129709.0
申请日：2009-03-24
Applicant: 株式会社东芝
CPC classification number: G11C14/0081 , G11C11/161 , G11C11/1675 , G11C11/1693 , G11C13/0004 , G11C13/0007 , G11C13/02 , G11C2213/31 , G11C2213/32 , H03K19/0944 , H03K19/18
Abstract: 本发明提供一种半导体集成电路，其特征在于，具备：N沟道型自旋FET(SN1)，在其源端以及漏端间具有取高电阻状态和低电阻状态之一的磁隧道结或半导体-磁性体结，在栅端输入输入信号，在源端施加第一电源电位，漏端与输出端相连接；P沟道型FET(P1)，在其栅端输入时钟信号，在源端施加比上述第一电源电位高的第二电源电位，漏端与上述输出端相连接；后级电路(12)，其输入端与上述输出端相连接；以及控制电路(11)，在使上述P沟道型FET(P1)导通而开始了上述输出端的充电之后，使上述P沟道型FET(P1)截止从而结束上述充电，并将上述输入信号提供给上述N沟道型自旋FET(SN1)的栅端。
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