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公开(公告)号：CN110659144B
公开(公告)日：2022-01-07
申请号：CN201910863824.4
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供支持请求响应多端口异步多播的高吞吐混合仲裁路由方法，属于计算机体系结构与芯片微结构技术领域。该支持请求响应多端口异步多播的高吞吐混合仲裁路由方法包括如下步骤：S1：处理器发出的单FLIT请求/响应包在仲裁过程中，采用混合仲裁机制以得到第一预设单FLIT请求/响应包；S2：在路由接口协议中设计用以支持第一预设单FLIT请求/响应包的多播传输的多播机制，第一预设单FLIT请求/响应包在各输出端口异步传输，各个输出端口在整个多播未完成时处理在该输出端口的后续来包，同时输入端口更新多播信号，当所有目标输出端口传输完成后释放第一预设单FLIT请求/响应包。本发明中异步多播发送匹配混合仲裁机制，两者相结合提升吞吐率。
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公开(公告)号：CN110704343A
公开(公告)日：2020-01-17
申请号：CN201910852824.4
申请日：2019-09-10
Applicant: 无锡江南计算技术研究所
IPC: G06F13/28
Abstract: 本发明提供面向众核处理器访存和片内通信的数据传输方法与装置，属于计算机体系结构与处理器微结构领域。该面向众核处理器访存和片内通信的数据传输方法与装置包括如下步骤：S1：通道指令缓冲单元获取1或多个源核心处理器发出的通道指令；S2：从通道指令缓冲单元内抽取DMA通道指令或者RMA通道指令；S3：从DMA通道指令中解析DMA微访问，并将DMA微访问发送至内存，从RMA通道指令中解析RMA微访问发送至目标核心处理器中；S4：获取内存返回的应答或者目标核心处理器返回的应答后发起回答字操作。本发明减少了硬件逻辑开销，实现高效的实现片内数据复用，提升众核处理器的计算能力。
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公开(公告)号：CN102930008B
公开(公告)日：2015-10-07
申请号：CN201210423150.4
申请日：2012-10-29
Applicant: 无锡江南计算技术研究所
IPC: G06F17/30
Abstract: 一种向量查表方法。第一多次查表指令字段用于标示向量查表操作，第二、第三多次查表指令字段为源操作数寄存器的索引号，第四多次查表指令字段为目标寄存器的索引号。第二多次查表指令字段指定的寄存器内容为查询基地址，第三多次查表指令字段指定的寄存器内容包含多个待查向量元素相对于查询基地址的偏移值，第四多次查表指令字段指定存放最终查询结果的单个目标寄存器。参照第三多次查表指令字段指定的寄存器内容的拼接格式，拼接成向量查表结果，写入第四多次查表指令字段指定的目标寄存器。待查向量元素偏移值在第三多次查表指令字段指定的寄存器中的位置，规定了对应元素最终在第四多次查表指令字段指定的目标寄存器中的位置。
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公开(公告)号：CN102880587A
公开(公告)日：2013-01-16
申请号：CN201210380598.2
申请日：2012-10-09
Applicant: 无锡江南计算技术研究所
Abstract: 一种基于嵌入式加速核心的独立显卡架构包括加速部件、互连总线和传输部件。显示控制器用于将显示存储器中像素数据输出至显示装置；图形处理器用于对图形类任务进行加速；视频加速器用于对视频和图像数据进行编解码操作。IO配置总线用于转发外部访问各部件的IO请求，以及对显示存储器数据的直接访问；数据传输总线用于转发各部件对主存储器数据的直接访问请求。接口转换器用于实现独立显卡内总线协议与独立显卡外系统接口的协议转换；直接存储访问控制器用于实现主存储器和显示存储器之间数据批量传输；存储控制器用于管理各部件对显示存储器数据的访问；路由部件分别用于将数据访问请求路由至所述显示存储器和所述主存储器。
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公开(公告)号：CN102446159A
公开(公告)日：2012-05-09
申请号：CN201010508870.1
申请日：2010-10-12
Applicant: 无锡江南计算技术研究所
IPC: G06F15/167 , G06F12/02
Abstract: 一种多核处理器的数据管理方法及装置，所述多核处理器包括处理器核心阵列和处理器核心互连结构，所述处理器核心阵列包括多个处理器核心，所述处理器核心包括具有多个存储单元的核内存储器，所述处理器核心互连结构用于所述处理器核心阵列中任意两处理器核心间的通信，所述方法包括：对所述处理器核心的核内存储器的存储单元分配存储地址；根据所述存储单元的存储地址在至少一个处理器核心的核内存储器和主存之间进行数据传输。本发明提高了数据的读写效率，利用批量化的访存方式，将多次数据访问合并，避免了零散访问主存的效率损失问题，并提供了多种编址方式和相应的数据传输方式，能够满足多种计算过程的应用需要。
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Patent Agency Ranking
公开(公告)号：CN115269458A
公开(公告)日：2022-11-01
申请号：CN202210986887.0
申请日：2022-08-17
Applicant: 无锡江南计算技术研究所
IPC: G06F12/1027 , G06F30/32
Abstract: 本发明涉及计算机数据计算领域，具体涉及处理器对虚拟内存读取过程中的优化方式。本发明是通过以下技术方案得以实现的：一种适用于多核心处理器的TLB配置方式，包含如下步骤：S01、TLB布置步骤；将所述TLB安装在访存通路的公共部分的位置上；S02、TLB数据格式指定步骤；指定所述TLB中的TLB的表格存储格式，TLB表的数据格式包含段号数据和地址差值数据，S03、模式分配步骤；S04、表项填充步骤；S05、数据使用步骤；本发明的目的是提供一种适用于多核心处理器的TLB配置方式，在处理器包含有多个核心的状态下，TLB搭建成本大大降低，且TLB段表信息更新时，更新填充任务数量有效降低，处理器对主存的读取效率提升。
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公开(公告)号：CN115269200A
公开(公告)日：2022-11-01
申请号：CN202210977978.8
申请日：2022-08-16
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及计算机数据计算领域，具体处理器多核处理的加速方法。本发明是通过以下技术方案得以实现的：一种支持cache更新的一致性加速处理方法,包含如下步骤：S01、生产核心数据生产步骤；生产核心生产出批量数据；S02、完成通知即时发送步骤；所述生产核心给一致性串行点发送完成通知；S03、串行点取数据步骤；所述一致性串行点从所述生产核心处获得刚处理完的数据，且将数据转存到主存中，在转存结束之前，该生产核心不生产新的数据；S04、消费核心获得数据步骤。本发明的目的是提供一种支持cache更新的一致性加速处理方法，在保证cache一致性的基础上，解决一致性操作的延迟开销，避免生产核心的多任务竞争，减少数据处理的延迟，提升效率。
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公开(公告)号：CN110717311A
公开(公告)日：2020-01-21
申请号：CN201910857720.2
申请日：2019-09-11
Applicant: 无锡江南计算技术研究所
IPC: G06F30/398
Abstract: 一种FPGA内部访问系统、FPGA验证方法，属于大规模FPGA验证平台实现技术领域。系统包括外部控制器、FPGA芯片；FPGA芯片包括BSCAN单元、接口电路和用户逻辑电路；外部控制器通过JTAG接口与FPGA芯片中的BSCAN单元连接，BSCAN单元经接口电路连接用户逻辑电路。方法包括针对芯片内的多个逻辑模块，配置多个与逻辑模块相对应的FPGA芯片；当至少有两个模块为同一逻辑模块例化后的模块时，例化后的模块均采用同一种类的FPGA芯片；其中，FPGA芯片基于BSCAN单元通过JTAG接口与外部控制器连接；FPGA芯片内设置连接于BSCAN单元和用户逻辑电路之间的接口电路。本发明不占用通用IO管脚资源，只需非常简单的接口电路，就能实现对FPGA内部的访问，在FPGA验证平台调试和使用时，减少了芯片逻辑种类。
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公开(公告)号：CN110716812A
公开(公告)日：2020-01-21
申请号：CN201910864442.3
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供一种支持高并发的分布式同步管理方法与装置，属于计算机体系结构与处理器微结构设计技术领域。该支持高并发的分布式同步管理方法与装置包括如下步骤：S1：选取处理器中第一预设核心作为管理者，其他核心作为参与者；S2：参与者发出向管理者发出同步请求，管理者接收参与者发出的同步请求；S3：当各个参与者发现自己到达同步点后，通过举手方式发送同步状态达到管理者以通知管理者参与者已到达同步点；S3：管理者在确认参与者与自己已到达同一同状态后，通知参与者与自己同步结束。本发明支持多个处理器核同步操作的并发，同步效率较高。
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公开(公告)号：CN110688094A
公开(公告)日：2020-01-14
申请号：CN201910861698.9
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F7/72
Abstract: 本发明属于计算机整数乘法校验设计技术领域，特别涉及一种基于并行压缩循环的余数运算电路及方法。包括多个输入端，分别用于输入多个同位宽的二进制数；模加法器，用于输出求余结果；一层或多层进位保留加法器组件，设置在多个输入端和模加法器之间；每一层进位保留加法器组件包括一个或者多个进位保留加法器；最上层的进位保留加法器的两个输出连接至模加法器的输入，其余每层进位保留加法器的和输出作为下层进位保留加法器的输入，其余每层进位保留加法器的进位输出向最左移动1位以后作为下层进位保留加法器的输入；同位宽的二进制数由整数拆分而成。仅在最后输出一级采用了模加法器，而中间级均采用进位保留加法器提高了电路的时序性能。
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