公开(公告)号：CN115171752A

公开(公告)日：2022-10-11

申请号：CN202210818360.7

申请日：2022-07-12

Applicant: 安徽大学

Inventor： 赵强 ,  程伟 ,  彭春雨 ,  卢文娟 ,  吴秀龙 ,  蔺智挺 ,  陈军宁

IPC: G11C11/412 ,  G11C11/418 ,  G11C11/419

Abstract: 本发明涉及RHBD‑12T抗辐照SRAM存储单元、芯片、模块。基于源隔离与极性加固技术的RHBD‑12T抗辐照SRAM存储单元包括NMOS晶体管N1～N8和PMOS晶体管P1～P4，晶体管P1～P4和N3、N4作为上拉管，晶体管N1、N2、N5、N6作为下拉管，晶体管N1和P3构成一个反相器，晶体管N2和P4构成另一个反相器，两个反相器交叉耦合；两个主存储节点Q与QB通过N7与N8分别与位线BL和位线BLB相连，晶体管N7、N8由字线WL控制。本发明通过只设置两个敏感存储节点，大大减小了电路的敏感节点数量与敏感区域的面积，从而提高了电路的抗辐射性能。

公开(公告)号：CN115050406A

公开(公告)日：2022-09-13

申请号：CN202210983745.9

申请日：2022-08-17

Applicant: 安徽大学

Inventor： 戴成虎 ,  郑好 ,  彭春雨 ,  杜园园 ,  高珊 ,  卢文娟 ,  赵强 ,  胡薇 ,  郝礼才 ,  蔺智挺 ,  吴秀龙 ,  陈军宁

IPC: G11C11/413 ,  G11C7/12 ,  G11C7/06 ,  G11C5/14

Abstract: 本发明属于集成电路技术领域，具体涉及一种SRAM存储器的位线泄漏电流补偿电路，集成位线泄漏电流补偿电路的功能模块，采用该功能模块的数据存储电路及其存储器。位线泄漏电流补偿电路用于连接在SRAM存储器中的存储阵列和灵敏放大器SA之间；存储阵列与两组位线对连接，两组位线对包括主位线对BL、BLB和辅助位线对BL1、BLB1。位线泄漏电流补偿电路包括四组PMOS管对：P0和P1、P2和P3、P4和P5、P6和P7，以及四个电容：C0、C1、C2、C3。本发明提供的存储器中包括存储阵列、位线对、位线泄漏电流补偿电路和灵敏放大器。其中存储阵列由8T SRAM存储单元构成。解决了现有SRAM存储器存在的因位线漏电流导致的数据读取错误，以及读操作延迟较高，数据读取速率不足的问题。

公开(公告)号：CN114999545A

公开(公告)日：2022-09-02

申请号：CN202210660197.6

申请日：2022-06-13

Applicant: 安徽大学

Inventor： 赵强 ,  董汉文 ,  彭春雨 ,  卢文娟 ,  吴秀龙 ,  蔺智挺 ,  陈军宁

IPC: G11C11/412

Abstract: 本发明涉及NRHC‑14T抗辐照SRAM存储单元、芯片和模块。NRHC‑14T抗辐照SRAM存储单元包括PMOS晶体管P1～P8和NMOS晶体管N1～N6。晶体管P1和P2交叉耦合，P1、P2、P3与P4作为上拉管，P5和P6作为下拉管，它们的状态分别由存储节点Q和QN控制，两个主存储节点Q与QN通过N5与N6分别与位线BL和BLB相连，两个冗余存储节点S0与S1通过P7与P8分别与位线BL和BLB相连，N5与N6由字线WL控制，P7与P8由字线WLB控制。本发明能够提高单元电路的抗SEU的能力，可以在牺牲较小单元面积的情况下大幅度提高单元的速度，并且降低了单元的功耗。

公开(公告)号：CN114863971A

公开(公告)日：2022-08-05

申请号：CN202210412408.4

申请日：2022-04-19

Applicant: 安徽大学 ,  合肥市微电子研究院有限公司

Inventor： 彭春雨 ,  郑好 ,  卢文娟 ,  高珊 ,  郝礼才 ,  赵强 ,  吴秀龙 ,  蔺智挺 ,  陈军宁

IPC: G11C11/419

Abstract: 本发明公开了一种位线泄漏电流、灵敏放大器及存储器的控制电路，包括由8T SRAM存储单元构成的存储阵列和具有对称结构的四输入灵敏放大器，存储阵列的两对传输管分别与主位线对和副位线对连接；一列存储单元中连接同一侧存储节点的一根主位线和一根副位线分别与所述四输入灵敏放大器两侧的一个输入端连接，其中：所述四输入灵敏放大器中已与副位线连接的一侧的输入端与另一根主位线连接，已与主位线连接的一侧的输入端与另一根副位线连接。该电路结构在不增加更多控制信号的情况下，能够实时地检测并补偿位线泄漏电流；在位线泄漏电流很大的情况下，依然能够读出正确的数据，有很稳定的性能。

公开(公告)号：CN114254743A

公开(公告)日：2022-03-29

申请号：CN202111395976.X

申请日：2021-11-23

Applicant: 安徽大学 ,  合肥市微电子研究院有限公司

Inventor： 蔺智挺 ,  朱陈宇 ,  吴秀龙 ,  朱志国 ,  彭春雨 ,  卢文娟 ,  赵强 ,  陈军宁

IPC: G06N3/063

Abstract: 本发明公开了一种基于RRAM阵列构成的二进制神经网络中并行乘累加运算的电路，基于1T1R单元构成的存储阵列是采用伪交叉结构的64x64的RRAM阵列，每个1T1R单元由一个NMOSFET和一个阻变随机存取存储器构成；存储阵列每一行的字线WL均连接并行输入电路，实现最大8X8权重矩阵中的64个数据与存储阵列中存储的64个数据完成二进制神经网络BNN卷积运算；存储阵列每一列的位线BL均连接级联型电流镜电路的电流输入端，且级联型电流镜电路的输出端连接到输出电容的上极板上。该电路避免了传统SRAM中存储单元在多行读取时不同节点间的串扰和存储数据易破坏问题，提高了系统的可靠性，降低了单元之间的泄露功耗。

公开(公告)号：CN110767251B

公开(公告)日：2021-09-14

申请号：CN201910984510.X

申请日：2019-10-16

Applicant: 安徽大学

Inventor： 李正平 ,  陈朌盼 ,  蔺智挺 ,  彭春雨 ,  吴秀龙 ,  卢文娟 ,  陈军宁

IPC: G11C11/412 ,  G11C11/419

Abstract: 本发明公开了一种低功耗和高写裕度的11T TFET SRAM单元电路结构，包括九个NTFET晶体管和两个PTFET晶体管，九个NTFET晶体管依次记为N1～N9，两个PTFET晶体管依次记为P1和P2，VDD和NTFET晶体管N4的漏极连接，同时VDD也与PTFET晶体管P1及PTFET晶体管P2的源极电连接；PTFET晶体管P1的漏极，与NTFET晶体管N1的漏极、NTFET晶体管N5的源极、NTFET晶体管N7的漏极、PTFET晶体管P2的栅极、NTFET晶体管N2栅极电连接。该电路结构不仅解决了传统TFET SRAM单元结构保持和读能力差的问题，而且提高了SRAM单元的稳定性。

公开(公告)号：CN110794909B

公开(公告)日：2021-06-04

申请号：CN201911074924.5

申请日：2019-11-05

Applicant: 安徽大学

Inventor： 杜凯旋 ,  彭春雨 ,  卢文娟 ,  吴秀龙 ,  蔺智挺 ,  黎轩 ,  高珊 ,  陈军宁

IPC: G05F1/56

Abstract: 本发明公开了一种输出电压可调的超低功耗电压基准源电路，包括：依次连接的偏置电流模块、阈值电压差产生模块、以及输出电压调节模块；其中：所述偏置电流模块通过NMOS管实现，NMOS管的阈值电压低于设定值，且NMOS管工作在亚阈值区；所述阈值电压差产生模块，采用了NMOS管阈值电压差来产生基准电压；所述输出电压调节模块，通过宽长比调节电路降低输出的基准电压。其具有超低功耗、面积小和输出基准电压可调的优点。

公开(公告)号：CN112787655A

公开(公告)日：2021-05-11

申请号：CN202011624739.1

申请日：2020-12-31

Applicant: 安徽大学

Inventor： 赵强 ,  赵丽 ,  彭春雨 ,  卢文娟 ,  吴秀龙 ,  黎轩 ,  蔺智挺 ,  陈军宁

IPC: H03K19/003

Abstract: 本发明公开了一种抗辐照锁存器单元电路，包括十九个NMOS晶体管、十三个PMOS晶体管、三个反相器和一个钟控反相器。PMOS晶体管P1、P6、P7、P8对X5、X6包围加固，NMOS晶体管N1～N4、N6～N9对X1～X4包围加固；PMOS晶体管P2～P5作为上拉管，NMOS晶体管N5、N10作为下拉管，反相器I3与钟控反相器CI构成弱上拉；四个锁存器节点X1、X2、X3、X4通过四个NMOS晶体管N16～N19连接到输入D和DN，四个NMOS晶体管N16～N19的开启由时钟信号CLK控制。上述电路可以提高锁存器单元的速度、提高锁存器单元抗单粒子翻转的能力，解决由电荷共享引起的双节点翻转问题。

公开(公告)号：CN107196636B

公开(公告)日：2021-02-19

申请号：CN201710352131.X

申请日：2017-05-18

Applicant: 安徽大学

Inventor： 吴秀龙 ,  彭春雨 ,  杨志平 ,  蔺智挺 ,  黎轩 ,  李正平 ,  陈军宁

IPC: H03K19/003 ,  H03K19/0185

Abstract: 本发明公开了一种抑制单粒子瞬态效应的反相器，包括：第一NMOS管、第二NMOS管、第一PMOS管以及第二PMOS管；第一NMOS管与第一PMOS管连接，第二NMOS管与第二PMOS管连接构成前后两级的反相器结构；其中，后一级反相器中的第二PMOS的源极接前一级反相器的输出，后一级的第二PMOS2和第二NMOS的输入接Vin，即前一级反相器的输入。该反相器可以进一步的减弱单粒子瞬态效应对反相器的干扰，同时电路驱动能力和电路的工作频率不受到影响。

公开(公告)号：CN112116937A

公开(公告)日：2020-12-22

申请号：CN202011023036.3

申请日：2020-09-25

Applicant: 安徽大学

Inventor： 蔺智挺 ,  蔡江涛 ,  张劲 ,  彭春雨 ,  卢文娟 ,  吴秀龙 ,  赵强 ,  陈军宁

IPC: G11C11/417

Abstract: 本发明公开了一种在存储器中实现乘法和或逻辑运算的SRAM电路结构，包括双字线的8T SRAM单元，具体由8个传输管构成，2对NMOS晶体管与PMOS晶体管的组合构成了两个交叉耦合的反相器，反相器的一端接Q另一端接QB；字线WLL和WLR组成双字线信号，一对PMOS晶体管和NMOS晶体管的控制开关分别接字线WLL与WLR，另一对NMOS晶体管和PMOS晶体管的控制开关分别接信号WLL_VICE和WLR_VICE；或逻辑运算是在单独的8T SRAM中实现，运算数据分别存储在单元和WLL_VICE中，计算结果由RBL是否放电来体现。该电路结构能够提升运算速度和效率，并减少数据搬移过程产生的功耗。