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公开(公告)号：CN116168736A
公开(公告)日：2023-05-26
申请号：CN202310409612.5
申请日：2023-04-18
Applicant: 安徽大学
IPC: G11C7/06 , G11C11/419
Abstract: 本发明涉及集成电路技术领域，更具体的，涉及基于上交叉耦合的自适应关断型SRAM灵敏放大器电路，以及基于该电路设计的灵敏放大器模块。本发明提供了基于上交叉耦合的自适应关断型SRAM灵敏放大器电路，结构简洁明了，方便实现。本发明采用上交叉耦合部与输入电路部直接串联的结构，避免了VDD到地串联过多MOS管导致输出电压余量较小的问题，同时实现了核心的数据放大功能。本发明采用自关断位线部来根据输出节点A0、A1电压变化，自适应地切断非目标位线与相应输入电路部中间节点的连接，断开非目标位线对输出节点的影响，从而降低失调电压和放大延时。
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公开(公告)号：CN116129966A
公开(公告)日：2023-05-16
申请号：CN202211723241.X
申请日：2022-12-30
Applicant: 安徽大学
Abstract: 本发明涉及静态随机存储器技术领域，更具体的，涉及一种10T‑SRAM单元，基于该种10T‑SRAM单元的运算电路结构，以及基于该种运算电路结构构建的运算芯片。本发明的10T‑SRAM单元和传统的6T‑SRAM单元相比，增加了N4、N5和N6、N7组成的读写分离的两个通道，解决了6T‑SRAM结构存在的读破坏问题。本发明的10T‑SRAM单元同时相较于传统的8T‑SRAM单元，本10T‑SRAM单元能够组成阵列结构的运算电路，可通过能够配置字线RWLL、RWLR上施加的信号，实现同一列数据的同或累加/两行数据之间的逐位异或累加两种模式的切换，增加了本10T‑SRAM单元的利用率。
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公开(公告)号：CN115995251A
公开(公告)日：2023-04-21
申请号：CN202211658343.8
申请日：2022-12-22
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/417
Abstract: 本发明涉及静态随机存储器技术领域，更具体的，涉及一种低功耗数据休眠可恢复的11T‑SRAM单元电路，以及采用该种电路布局的模块。本发明的11T‑SRAM单元电路中N1、N2、P4、P5构成反馈支路，利用存储节点QB点的存储数据，通过N2或P4，使N1或P5关闭，使本单元电路进入休眠状态。本发明利用电路本身的存储数据“0”或“1”，通过反馈支路使N1或者P5处于关闭状态，从而切断单元电路和VDD或GND之间的连接，使电路进入休眠状态，降低了存储单元的静态功耗；并且休眠后的数据可通过信号的调整，使存储节点Q、QB的电平恢复到原来状态，不会造成功能性错误。
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公开(公告)号：CN115472196A
公开(公告)日：2022-12-13
申请号：CN202211124008.X
申请日：2022-09-15
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/417
Abstract: 本发明公开了一种在内存中实现迭代式或计算的10T SRAM电路，所述电路以10TSRAM单元为基本单元设置n行n列的内存单元，每个10T SRAM单元包括上半部分、中间部分和下半部分，PMOS晶体管M1和M2，NMOS晶体管M3和M4构成上半部分；NMOS晶体管M5和M6构成中间部分；PMOS晶体管M7和M8，NMOS晶体管M9和M10构成下半部分；上半部分和下半部分作为两个4T SRAM单元存储，中间部分作为开关使用。该电路不仅能够实现多行数据的或计算，也能实现一个单元存储上下均可存储数据的功能，打破了空间上对计算的限制。
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公开(公告)号：CN115051698A
公开(公告)日：2022-09-13
申请号：CN202210695673.8
申请日：2022-06-20
Applicant: 安徽大学
IPC: H03K17/28 , H03K17/687
Abstract: 本发明涉及适用于低功耗芯片的延时电路、模块、芯片及延时方法。延时电路包括：缓冲器、级联的N个延时单元、N个漏电单元、N个负载电容。延时单元包括PMOS管PM1和NMOS管NM1，漏电单元包括PMOS管PM5。PM1的栅极和NM1的栅极连接并作为延时单元的输入端，PM1的源极和PM5的栅极连接，NM1的源极、负载电容的下极板和PM5的漏极连接，PM1的漏极、NM1的漏极、PM5的源极和负载电容的上极板连接作为延单元的输出端，缓冲器的输入端连接位于末级的延时单元的输出端。本发明在电压源上电或下电时，通过漏电单元自适应地及时将多余电荷泄放，从而保证正确的延时功能和延时大小。
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Patent Agency Ranking
公开(公告)号：CN120045160A
公开(公告)日：2025-05-27
申请号：CN202510141390.2
申请日：2025-02-08
Applicant: 安徽大学
Abstract: 本申请涉及一种浮点数的指数相加计算单元、存内计算阵列和方法，其中，该指数相加计算单元包括：至少一个延时单元，延时单元具有高电平端和低电平端，延时单元被配置为：根据高电平端和低电平端之间的电平差控制输入信号和输出信号之间的延时，延时单元的输入信号和输出信号之间的延时用于表征单比特的权重指数信号和输入指数信号的相加结果，在延时单元为多个时，前一个延时单元的输出信号为后一个延时单元的输入信号；用于接入单比特的权重指数信号的高电平选通单元；用于接入单比特的输入指数信号的低电平选通单元。上述浮点数的指数相加计算单元的结构较为简单，解决了目前指数相加计算单元的电路结构具有较高的芯片面积占用的问题。
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公开(公告)号：CN119382707B
公开(公告)日：2025-04-08
申请号：CN202411958365.5
申请日：2024-12-30
Applicant: 安徽大学
Abstract: 本发明涉及模拟数字转换电路设计技术领域，具体涉及一种输入稀疏性自适应ADC电路及模块。本发明公开了一种输入稀疏性自适应ADC电路，包括：稀疏性检测电路部、稀疏性控制电路部、时序产生电路部、SAR‑ADC主电路部。本发明增加了对输入阵列的稀疏性检测，并能够检测出的阵列输入稀疏度，自适应地减少比较周期、缩短量化时间，从而实现在精度不变的情况下减小功耗浪费、提高量化效率。本发明解决了现有ADC处理阵列输入时存在冗余比较过程的问题。
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公开(公告)号：CN119741185A
公开(公告)日：2025-04-01
申请号：CN202411817124.9
申请日：2024-12-11
Applicant: 安徽大学
Abstract: 本发明涉及集成电路设计领域中的一种数字图像处理方法及硬件电路、特征向量存储与匹配方法。数字图像处理方法包括：在数字图像中，以每个特征点为中心，以r格像素为半径定下一个圆形区域；分别从圆心角0°、‑22.5°开始，每隔45°均划分出8块扇形区域，顺次交叉编码；针对同一存储单元的存储内容m个幅值存储位置进行1至m的顺次编码；旋转数字图像使主方向角呈0°；改变旋转前扇形区域的存储信息的信息存储位置和相应m个幅值的幅值存储位置。本发明针对每个特征点在划定圆形区域的基础上，勾画出存在重叠关系的16个扇形区域，因此根据主方向角旋转后，圆形区域不需要重新统计，只需把存储的顺序变动，简化特征向量生成过程，利于硬件实现。
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公开(公告)号：CN119341570B
公开(公告)日：2025-03-18
申请号：CN202411895900.7
申请日：2024-12-23
Applicant: 安徽大学
Abstract: 本发明涉及模拟数字转换电路设计技术领域，具体涉及具有三级比较阶段的Flash‑ADC电路、模块。本发明提供了新设计的Flash‑ADC电路，将15个参考电压VREF1~VREF15分成三个阶段进行比较；其中，第一阶段的比较结果控制对第二阶段参考电压的选择，第一阶段、第二阶段的比较结果又控制对第三阶段参考电压的选择，从而避免了直接将15个参考电压都与输入电压进行比较，减少了电路中比较器的数量、及输出编码电路的器件的数量，也降低了进行的比较次数，进而极大降低了Flash‑ADC电路的功耗和面积。本发明解决了现有Flash ADC受比较器数量的原因而导致面积、功耗偏大的问题。
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公开(公告)号：CN115051698B
公开(公告)日：2025-02-18
申请号：CN202210695673.8
申请日：2022-06-20
Applicant: 安徽大学
IPC: H03K17/28 , H03K17/687
Abstract: 本发明涉及适用于低功耗芯片的延时电路、模块、芯片及延时方法。延时电路包括：缓冲器、级联的N个延时单元、N个漏电单元、N个负载电容。延时单元包括PMOS管PM1和NMOS管NM1，漏电单元包括PMOS管PM5。PM1的栅极和NM1的栅极连接并作为延时单元的输入端，PM1的源极和PM5的栅极连接，NM1的源极、负载电容的下极板和PM5的漏极连接，PM1的漏极、NM1的漏极、PM5的源极和负载电容的上极板连接作为延单元的输出端，缓冲器的输入端连接位于末级的延时单元的输出端。本发明在电压源上电或下电时，通过漏电单元自适应地及时将多余电荷泄放，从而保证正确的延时功能和延时大小。
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