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公开(公告)号：CN118921993A
公开(公告)日：2024-11-08
申请号：CN202410974693.8
申请日：2024-07-19
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
Abstract: 本发明提供了一种氨气检测的柔性有机晶体管阵列及其制备方法，包括衬底、栅极、介电层、有机小分子半导体异质结、源极和漏极，栅极覆盖衬底的一面，介电层覆盖栅极背向衬底的一面；有机小分子半导体异质结包括上层材料和下层材料，下层材料覆盖介电层背向栅极的一面，上层材料覆盖下层材料背向介电层的一面，源极和漏极覆盖上层材料背向下层材料的一面的一部分。本发明利用叠层的有机小分子半导体异质结对氨气进行感知，该上层材料能够增强源极和漏极到下层材料的空穴载流子注入，从而提高有机异质结晶体管的性能。该下层材料能够促进表面有机小分子材料的生长，提高阵列器件对氨气检测的响应度和灵敏度。
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公开(公告)号：CN118899340A
公开(公告)日：2024-11-05
申请号：CN202410933544.7
申请日：2024-07-12
IPC: H01L29/78 , H01L29/10 , H01L21/336 , B82Y10/00
Abstract: 本发明提供了一种重掺杂衬底源区围栅晶体管，包括衬底、源区、漏区、围栅沟道控制栅以及沟道层；其中源区、漏区及沟道层沿第一方向排列；源区与漏区中重掺杂有第一离子；其中，第一方向表征为所述围栅MOSFET器件的沟道的方向；衬底中形成有一衬底源区，衬底源区与源区相对设置，且衬底源区在第一方向上的宽度大于源区在第一方向上的宽度，衬底源区重掺杂有第二离子，且第二离子的类型与第一离子的类型相反。该技术方案能有效地抑制围栅晶体管底部的关态寄生泄漏电流，且实现方式更加简便。
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公开(公告)号：CN113964231B
公开(公告)日：2024-11-01
申请号：CN202111156457.8
申请日：2021-09-30
Applicant: 复旦大学
IPC: H01L31/113 , H01L31/0352 , H01L31/18
Abstract: 本发明公开一种感光增强的视觉神经形态器件及其制备方法。该感光增强的视觉神经形态器件包括：衬底；背栅电极，形成在所述衬底上；底层介质/钙钛矿量子点/顶层介质叠层结构，形成在所述背栅电极上，其中，所述底层介质和所述顶层介质为致密的氧化物，并且具有氧空位缺陷，所述底层介质作为存储功能层；二维材料层，其为能带可与可见光波段进行匹配，在光照的作用下可以产生空穴电子对，并且电子占据主导作用的n型二维材料，作为沟道，实现基础感光功能，形成在所述顶层介质上；源电极和漏电极，形成在所述二维材料层的两端；利用钙钛矿量子点与二维材料的耦合作用增强器件感光效应，在同一器件实现光学信息的感知、计算与存储功能。
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公开(公告)号：CN118676138A
公开(公告)日：2024-09-20
申请号：CN202410852660.6
申请日：2024-06-27
Applicant: 无锡华润上华科技有限公司 , 复旦大学
IPC: H01L27/02
Abstract: 本发明涉及一种ESD保护器件及芯片，所述器件包括：N型区；P型区，与N型区相邻设置；P型掺杂区，位于N型区中；第一N型掺杂区，位于P型区中；第二N型掺杂区，位于P型区中，第一N型掺杂区位于第二N型掺杂区与P型掺杂区之间；第一栅极，位于第一N型掺杂区和第二N型掺杂区之间的区域的上方；第一N型掺杂区和第一栅极连接ESD保护器件的负极，P型掺杂区连接ESD保护器件的正极；ESD保护器件还包括分压单元，分压单元的一端连接第二N型掺杂区、另一端连接ESD保护器件的正极。本发明既发挥了GGNMOS导通快的特点，又发挥了SCR放电能力强的特点。同时，由于初始使用GGNMOS泄放一部分电流，可以使保持电流大幅度抬升，有效提升ESD保护器件的抗闩锁能力。
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公开(公告)号：CN115078489B
公开(公告)日：2024-07-05
申请号：CN202210608899.X
申请日：2022-05-31
Applicant: 复旦大学
Abstract: 本发明公开一种嗅觉与视觉集成的仿生感知器件及其制备方法。该嗅觉与视觉集成的仿生感知器件包括：柔性衬底；MXene纳米片薄膜，形成在所述柔性衬底上；透明电极，其为叉指状，形成在所述MXene纳米片薄膜上，向MXene纳米片薄膜的表面施加光学信号与气体信号的多模式刺激，获得仿生嗅觉与视觉感知功能，以及对感知得到的信息的处理计算和对计算结果的存储功能，实现在同一器件的感存算功能的集成。
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Patent Agency Ranking
公开(公告)号：CN118156294A
公开(公告)日：2024-06-07
申请号：CN202410381247.6
申请日：2024-04-01
Applicant: 复旦大学
IPC: H01L29/739 , H01L29/06 , H01L21/331
Abstract: 本发明公开一种逆导型IGBT结构及其制造方法。该逆导型IGBT结构自下而上包括集电极，彼此相接的N+集电极区和P+集电极区，N‑层，P型浮空层，N型场阻止层和N型漂移区；P型基区，形成在N型漂移区上部的一端；N阱区，形成在P型基区上部的部分区域；栅氧化层和氧化层，分别形成在N型漂移区上方的两端，使部分N阱区表面露出，形成欧姆接触孔；多晶硅层，形成在栅氧化层上；发射极，形成在氧化层上，并在欧姆接触孔处与N阱区相接触。
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公开(公告)号：CN117747434A
公开(公告)日：2024-03-22
申请号：CN202311822608.8
申请日：2023-12-27
Applicant: 复旦大学
IPC: H01L21/336 , H01L29/06 , H01L29/78
Abstract: 本发明提供了围栅晶体管中底部pin结结构的制备方法，包括：提供一衬底、交替堆叠于衬底上的若干沟道层与若干牺牲层，以及沿第一方向横跨其上的假栅结构；假栅结构沿第二方向的两侧的第一源区空腔和第一漏区空腔；第一方向垂直于若干沟道层的延伸方向；第二方向垂直于第一方向；形成沟道保护层；沟道保护层覆盖于剩余的若干沟道层的侧壁；过刻衬底直至第一深度，以分别形成第二源区空腔和第二漏区空腔；所述第二源区空腔和所述第二漏区空腔沿所述第二方向依次排列；在第二漏区空腔与第二源区空腔中形成第二漏区与第二源区；第二源区中掺杂第一离子或第二离子，第二漏区中掺杂有掺杂第二离子或第一离子；去除沟道保护层。
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公开(公告)号：CN117727797A
公开(公告)日：2024-03-19
申请号：CN202311748792.6
申请日：2023-12-19
Applicant: 复旦大学
IPC: H01L29/786 , H01L29/24 , H01L29/51 , H01L29/423 , H01L21/34 , H01L21/44
Abstract: 本发明公开一种兼具高速与低功耗的存算一体器件及其制备方法。该器件包括：Si/SiO2衬底，其中，SiO2层形成有凹槽；底电极，形成在所述SiO2层的凹槽中，其顶部高出所述SiO2层的表面；铁电栅介质层，其为HfLaO铁电薄膜，形成在所述衬底上，覆盖所述底电极；沟道层，其为ITO薄膜，形成在所述HfLaO铁电薄膜上；源电极和漏电极，形成在所述ITO薄膜两侧。该器件具有高速和低功耗的优点，有望成为新一代人工突触的有力竞争者，在未来类脑芯片中得到应用。
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公开(公告)号：CN117693287A
公开(公告)日：2024-03-12
申请号：CN202311625610.6
申请日：2023-11-30
Applicant: 复旦大学
Abstract: 本发明公开一种光子突触器件及其制备方法。该光子突触器件包括：衬底；底电极，其为易氧化金属，形成在所述衬底上；具有光电导效应的异质结，形成在所述底电极上，包括第一介质层和第二介质层，均为具有感光特性的氧化物；顶电极，其为透明电极，形成在所述异质结上。
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公开(公告)号：CN110993562B
公开(公告)日：2023-09-29
申请号：CN201911084206.6
申请日：2019-11-07
Applicant: 复旦大学
Abstract: 本发明属于半导体工艺技术领域，具体为一种基于全硅基掩膜版的薄膜器件的制备方法。本发明方法包括：设计及制备硅基掩膜版，硅基掩膜版包括镀膜掩膜版、刻蚀掩膜版，掩膜版上设计有对准标记；准备器件基底，包括基底的选材、清洗、预处理；在器件基底上制备半导体薄膜；用高精度对准平台装置将半导体薄膜材料与相应掩膜版对准，在半导体薄膜上制备器件。本发明通过全程硅基掩膜版制备薄膜器件，不仅器件刻蚀无污染、成本和工艺简单，而且硅基掩模版具有较高重复使用性、高精度、设计自由灵活度高等优势，可实现薄膜器件的集成。
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