ESD保护器件及芯片
    1.
    发明公开

    公开(公告)号:CN118676138A

    公开(公告)日:2024-09-20

    申请号:CN202410852660.6

    申请日:2024-06-27

    Abstract: 本发明涉及一种ESD保护器件及芯片,所述器件包括:N型区;P型区,与N型区相邻设置;P型掺杂区,位于N型区中;第一N型掺杂区,位于P型区中;第二N型掺杂区,位于P型区中,第一N型掺杂区位于第二N型掺杂区与P型掺杂区之间;第一栅极,位于第一N型掺杂区和第二N型掺杂区之间的区域的上方;第一N型掺杂区和第一栅极连接ESD保护器件的负极,P型掺杂区连接ESD保护器件的正极;ESD保护器件还包括分压单元,分压单元的一端连接第二N型掺杂区、另一端连接ESD保护器件的正极。本发明既发挥了GGNMOS导通快的特点,又发挥了SCR放电能力强的特点。同时,由于初始使用GGNMOS泄放一部分电流,可以使保持电流大幅度抬升,有效提升ESD保护器件的抗闩锁能力。

    ESD保护器件
    2.
    发明公开
    ESD保护器件 审中-实审

    公开(公告)号:CN119653867A

    公开(公告)日:2025-03-18

    申请号:CN202311172562.X

    申请日:2023-09-12

    Abstract: 本发明涉及一种ESD保护器件,包括:N阱;P阱;第一P型区,位于所述N阱中;第二P型区,位于所述N阱中;第一栅极,位于所述第一P型区和第二P型区之间的所述N阱的上方;第一N型区,位于所述P阱中;第二N型区,位于所述P阱中;第二栅极,位于所述第一N型区和第二N型区之间的所述P阱的上方;第三P型区,位于所述N阱与P阱之间,且与所述N阱和P阱连接;其中,所述第二P型区、N阱、第一栅极及第二N型区用于连接阳极,所述第一P型区、P阱、第一N型区及第二栅极用于连接阴极。本发明的ESD保护器件具有低触发电压、高二次击穿电流,可极大提高ESD保护器件的鲁棒性。

    晶闸管及ESD保护器件
    3.
    发明公开

    公开(公告)号:CN117673072A

    公开(公告)日:2024-03-08

    申请号:CN202211019076.X

    申请日:2022-08-24

    Abstract: 本发明涉及一种晶闸管及ESD保护器件,所述ESD保护器件包括晶闸管,所述晶闸管包括:N型区;P型区,P型区与N型区直接接触;第一N型掺杂区,设于N型区中;第二N型掺杂区,设于N型区中;第一P型掺杂区,设于N型区中;第三N型掺杂区,设于P型区中;第二P型掺杂区,设于P型区中;ESD保护器件还包括分压单元,分压单元的一端连接第二N型掺杂区、另一端连接第三N型掺杂区;第一N型掺杂区和第一P型掺杂区连接阳极,第一分压单元的另一端和第二P型掺杂区连接阴极。本发明的触发电压较低、抗闩锁能力较强。并且能够充分利用SCR单位面积的ESD保护能力强的优势。

    静电放电保护器件
    4.
    发明公开

    公开(公告)号:CN117954441A

    公开(公告)日:2024-04-30

    申请号:CN202211348176.7

    申请日:2022-10-31

    Abstract: 本发明提供一种静电放电保护器件。所述静电放电保护器件包括基底和位于基底上的栅极结构,基底中形成有相连接的第一阱区和第二阱区,第一阱区具有第一导电类型,第二阱区具有第二导电类型,栅极结构从第一阱区的部分基底上方跨越到第二阱区的部分基底上方,第一阱区的基底顶部形成有位于栅极结构一侧的第一掺杂区和第二掺杂区,第一掺杂区具有第一导电类型,第二掺杂区具有第二导电类型,第二阱区的基底顶部形成有位于栅极结构另一侧的第三掺杂区和第四掺杂区,第三掺杂区具有第一导电类型,第四掺杂区具有第二导电类型。如此静电放电保护器件内可以形成用于泄放静电的第一寄生三极管和第二寄生三极管,有利于提升电路的静电泄放能力。

    ESD保护器件、保护电路及制备方法

    公开(公告)号:CN115528019A

    公开(公告)日:2022-12-27

    申请号:CN202110703742.0

    申请日:2021-06-24

    Abstract: 本发明提供一种ESD保护器件、保护电路及制备方法,所述ESD保护器件包括:半导体衬底,形成于所述半导体衬底上方的具有NMOS管的SCR结构、耦合结构及触发结构;其中,所述耦合结构的一端与所述SCR结构的正极连接,另一端与所述SCR结构的负极连接,耦合电压输出与所述SCR结构中NMOS管的栅极连接;所述触发结构的一端与所述SCR结构的正极连接,另一端与所述SCR结构中寄生NPN管的基极连接。通过本发明提供的ESD保护器件、保护电路及制备方法,解决了现有技术中ESD保护器件触发电压过高的问题。

    ESD保护器件、ESD保护电路及芯片
    6.
    发明公开

    公开(公告)号:CN119866065A

    公开(公告)日:2025-04-22

    申请号:CN202311341013.0

    申请日:2023-10-17

    Abstract: 本发明涉及一种ESD保护器件、ESD保护电路及芯片,所述ESD保护器件包括:衬底;N阱,位于所述衬底中;P阱,位于所述衬底中;第一P型区,位于所述N阱中;N型区,位于所述P阱中;第二P型区,与所述第一P型区之间被所述N阱隔开;栅极,位于所述第二P型区与所述第一P型区之间的所述N阱上;其中,所述第一P型区、N阱及栅极用于连接阳极,所述N型区及P阱用于连接阴极。本发明利用寄生二极管的雪崩击穿降低整个ESD保护器件的触发电压,并且将SCR与GDPMOS巧妙结合,形成更多的泄放电流通道,避免传统的GGNMOS多指结构不均匀导通所导致的提前烧毁问题,可极大提高器件单位面积的泄放电流能力,鲁棒性强。

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