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公开(公告)号：CN102147820B
公开(公告)日：2013-01-09
申请号：CN201010546487.5
申请日：2010-11-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081
Abstract: 本发明涉及一种分解集成电路布局的方法以及储存有多个计算机指令的计算机可读取媒体。本发明的各种实施例提供确保集成电路的布局是可分开的。在一方法实施例中，在具有一布局库的一客户场所产生一布局以作为输入，其中布局库提供已确认为可分开的且能够使用的示例性布局，和可避免导致冲突的布局。本发明的实施例亦提供一实时奇循环(real-time odd cycle)检查器，其中在布局产生期间，该检查器在冲突区域和奇循环出现时，实时将它们识别出来。为了减少内存的使用，可以分开各种装置的布局，以针对冲突来检查每一单独的布局或少数布局，而不是整个应用电路的一个大的布局。一旦在客户场所准备好布局，它就被发送到制造场所分解成二光罩并流片完成(taped-out)。本发明亦有揭露其它实施例。
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公开(公告)号：CN102147821A
公开(公告)日：2011-08-10
申请号：CN201010546498.3
申请日：2010-11-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081
Abstract: 本发明涉及一种分解集成电路布局的方法。本发明的各种实施例提供确保集成电路的布局是可分开的。在一方法实施例中，在具有一布局库的一客户场所产生一布局以作为输入，其中布局库提供已确认为可分开的且能够使用的示例性布局，和可避免导致冲突的布局。本发明的实施例亦提供一实时奇循环(real-time odd cycle)检查器，其中在布局产生期间，该检查器在冲突区域和奇循环出现时，实时将它们识别出来。为了减少内存的使用，可以分开各种装置的布局，以针对冲突来检查每一单独的布局或少数布局，而不是整个应用电路的一个大的布局。一旦在客户场所准备好布局，它就被发送到制造场所分解成二光罩并流片完成(taped-out)。本发明亦有揭露其它实施例。
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公开(公告)号：CN101369290B
公开(公告)日：2011-03-30
申请号：CN200810126246.8
申请日：2008-06-26
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G01R31/2853 , G01R31/2884 , H01L22/34 , H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及一种取得集成电路内寄生接触/介层电容的系统及方法。使用本系统的寄生取得考虑实际接触/介层形状及尺寸变化，可导致接触/介层寄生电容取得的准确性改善。各种实施例的相同特征为包含产生一技术档案之步骤，其中电容表中的接触/介层电容由一有效接触/介层宽度表导出。校准此有效接触/介层宽度表的每一要素，以具有与IC中一实际接触/介层结构的寄生电容匹配的一寄生电容。
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公开(公告)号：CN101369290A
公开(公告)日：2009-02-18
申请号：CN200810126246.8
申请日：2008-06-26
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G01R31/2853 , G01R31/2884 , H01L22/34 , H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及一种取得集成电路内寄生接触/介层电容的系统及方法。使用本系统的寄生取得考虑实际接触/介层形状及尺寸变化，可导致接触/介层寄生电容取得的准确性改善。各种实施例的相同特征为包含产生一技术档案之步骤，其中电容表中的接触/介层电容由一有效接触/介层宽度表导出。校准此有效接触/介层宽度表的每一要素，以具有与IC中一实际接触/介层结构的寄生电容匹配的一寄生电容。
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公开(公告)号：CN113267963B
公开(公告)日：2024-09-13
申请号：CN202110495908.4
申请日：2021-05-07
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20
Abstract: 光刻系统利用锡滴生成用于光刻的极紫外辐射。光刻系统用激光照射液滴。液滴变成等离子体，并发出极紫外辐射。光刻系统检测锡滴对聚光镜的污染，并调节缓冲流体的流量以减少污染。本申请的实施例提供了用于执行极紫外光刻工艺的系统和方法。
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Patent Agency Ranking
公开(公告)号：CN112864042A
公开(公告)日：2021-05-28
申请号：CN201911182275.0
申请日：2019-11-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/67
Abstract: 本发明实施例涉及半导体结构的制造方法及计算机可读取存储媒体。本揭示涉及一种半导体结构的制造方法。制造方法包含以下操作。取得半导体结构的预设工艺参数。将半导体结构分为多个单元。将第一参数分配给所述单元的一部分，以及将第二参数分配给所述单元的另一部分。分别取得第一模拟事件及第二模拟事件。进行工艺模拟，工艺模拟是针对具有第一参数的所述单元，进行第一模拟事件，以及针对具有第二参数的所述单元，进行第二模拟事件。依据模拟结果，调整预设工艺参数。进行半导体结构的工艺。
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公开(公告)号：CN110780542A
公开(公告)日：2020-02-11
申请号：CN201910699020.5
申请日：2019-07-31
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20
Abstract: 一种用于极紫外线(extreme ultra violet；EUV)辐射源装置的极紫外线导引腔，包括EUV收集器镜体与轨迹校正装置。反射层设置于EUV收集器镜体上，并且作为反射表面。轨迹校正装置附接或嵌入于EUV收集器镜体。轨迹校正装置配置以调节金属离子的轨迹朝向EUV导引腔的相对侧并且远离EUV收集器镜体的反射表面。
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公开(公告)号：CN105810720B
公开(公告)日：2019-05-10
申请号：CN201510856836.6
申请日：2015-11-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明是关于在垂直纳米导线晶体管中诱发局部应变。根据本发明一实施例的装置包含半导体衬底和所述半导体衬底上方的垂直纳米导线。所述垂直纳米导线包含底部源极/漏极区域、所述底部源极/漏极区域上方的沟道区域，以及所述沟道区域上方的顶部源极/漏极区域。顶部层间电介质ILD包围所述顶部源极/漏极区域。所述装置进一步包含包围所述底部源极/漏极区域的底部ILD、包围所述沟道区域的栅电极以及应变施加层，所述应变施加层具有在所述顶部ILD、所述底部ILD和所述栅电极的相对侧上的垂直部分，并且接触所述顶部ILD、所述底部ILD和所述栅电极的相对侧壁。
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公开(公告)号：CN107039279A
公开(公告)日：2017-08-11
申请号：CN201611033059.6
申请日：2016-11-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336
CPC classification number: H01L29/66795 , H01L21/02532 , H01L21/02639 , H01L21/3065 , H01L21/3081 , H01L29/1054 , H01L29/165 , H01L29/66545 , H01L29/7848
Abstract: 本公开提供半导体结构的制造方法，半导体结构的制造方法包含形成硬掩模结构在基底上方，以及通过硬掩模结构的开口蚀刻基底以形成沟槽。半导体结构的制造方法还包含移除硬掩模结构的一部分以扩大开口，以及在开口和沟槽中形成外延成长结构。
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公开(公告)号：CN104218083A
公开(公告)日：2014-12-17
申请号：CN201310381537.2
申请日：2013-08-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7843 , H01L21/02142 , H01L21/02164 , H01L21/02236 , H01L21/02532 , H01L21/30604 , H01L21/324 , H01L29/0649 , H01L29/165 , H01L29/66439 , H01L29/66545 , H01L29/66795 , H01L29/775 , H01L29/7849 , H01L29/785
Abstract: 一种鳍式场效应晶体管（FinFET）包括位于衬底之上的半导体层，其中，半导体层形成FinFET的沟道。第一硅锗氧化物层位于衬底之上，其中，第一硅锗氧化物层具有第一锗百分比。第二硅锗氧化物层位于第一硅锗氧化物层之上。第二硅锗氧化物层具有高于第一锗百分比的第二锗百分比。栅极介电层位于半导体层的侧壁和顶面上。栅电极位于栅极介电层之上。本发明还提供了一种调整半导体器件中的应变。
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