公开(公告)号：CN116525682A

公开(公告)日：2023-08-01

申请号：CN202310705694.8

申请日：2018-03-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吕俊颉 ,  彭成毅 ,  李建兴 ,  叶凌彦 ,  张智胜 ,  卡洛斯·H·迪亚兹

IPC: H01L29/78 ,  H01L21/336

Abstract: 一种负电容器件包括半导体层。界面层设置在半导体层上方。非晶介电层设置在界面层上方。铁电层设置在非晶介电层上方。金属栅电极设置在铁电层上方。如下条件中的至少一个成立：界面层为掺杂的；非晶介电层具有氮化外表面；扩散阻挡层设置在非晶介电层和铁电层之间；或晶种层设置在非晶介电层和铁电层之间。本发明实施例涉及一种半导体器件及其形成方法。

公开(公告)号：CN109727870B

公开(公告)日：2022-10-04

申请号：CN201810736302.3

申请日：2018-07-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吕俊颉 ,  卡洛斯·H·迪亚兹 ,  张智胜 ,  彭成毅 ,  叶凌彦

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/51

Abstract: 在制造负电容结构的方法中，在衬底上方形成介电层。在介电层上方形成第一金属层。在形成第一金属层之后，执行退火操作，随后执行冷却操作。形成第二金属层。在冷却操作之后，介电层变为包括正交晶相的铁电介电层。第一金属层包括(111)取向的晶体层。本发明实施例涉及半导体器件及其制造方法。

公开(公告)号：CN114765133A

公开(公告)日：2022-07-19

申请号：CN202110744902.6

申请日：2021-07-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吕俊颉 ,  赵子昂 ,  郑兆钦 ,  李连忠

IPC: H01L21/8238 ,  H01L27/092

Abstract: 半导体器件包括：半导体衬底；低k介电层，位于半导体衬底上方；隔离层，位于低k介电层上方；以及功函层，位于蚀刻停止层上方。功函层是n型功函层。器件还包括：低维半导体层，位于功函层的顶面和侧壁上；源极/漏极接触件，接触低维半导体层的相对端部；以及介电掺杂层，位于低维半导体层的沟道部分上方并且接触低维半导体层的沟道部分。介电掺杂层包括选自铝和铪的金属，并且低维半导体层的沟道部分还包括金属。本申请的实施例还涉及制造半导体器件的方法。

公开(公告)号：CN113809093A

公开(公告)日：2021-12-17

申请号：CN202110105085.X

申请日：2021-01-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨柏峰 ,  杨世海 ,  徐志安 ,  吕俊颉 ,  林佑明

IPC: H01L27/11587 ,  H01L27/1159 ,  H01L27/11597

Abstract: 在一实施例中，一种三维记忆体装置制造的方法包括形成包含隔离材料及半导体材料的交替层的多层堆叠；将多层堆叠图案化以在多层堆叠的第一区域中形成第一通道结构，其中第一通道结构包含半导体材料；在第一通道结构上方沉积记忆体薄膜层；蚀刻贯穿多层堆叠的第二区域的第一沟槽以在第二区域中形成第一虚设位元线及第一虚设源极线，其中第一虚设位元线及第一虚设源极线各自包含半导体材料；及用导电材料置换第一虚设位元线及第一虚设源极线的半导体材料以形成第一位元线及第一源极线。

公开(公告)号：CN113764457A

公开(公告)日：2021-12-07

申请号：CN202110443561.9

申请日：2021-04-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王晨晨 ,  吕俊颉 ,  徐志安 ,  林佑明 ,  杨世海

IPC: H01L27/22 ,  H01L27/24

Abstract: 本发明涉及半导体器件及其形成方法。一种器件，包括：在衬底之上的第一晶体管，布置在第一晶体管之上的第二晶体管，以及布置在第二晶体管之上的存储器元件。第二晶体管包括沟道层，围绕沟道层的侧壁的栅极电介质层，以及围绕栅极电介质层的侧壁的栅极电极。

公开(公告)号：CN113394232A

公开(公告)日：2021-09-14

申请号：CN202110126850.6

申请日：2021-01-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吕俊颉 ,  杨世海 ,  杨柏峰 ,  林佑明 ,  徐志安 ,  贾汉中 ,  王晨晨

IPC: H01L27/1159 ,  H01L27/11597

Abstract: 形成存储器件的方法，包括：在衬底上方依次形成第一层堆叠件和第二层堆叠件，第一层堆叠件和第二层堆叠件具有相同的层状结构，层状结构包括介电材料，介电材料上方的沟道材料，以及沟道材料上方的源极/漏极材料；形成贯穿第一层堆叠件和第二层堆叠件的开口；通过用第一介电材料替换由开口所暴露的源极/漏极材料的部分，形成内部间隔件；用铁电材料做开口的侧壁的衬里；通过用导电材料填充开口以形成栅电极；形成穿过第一层堆叠件和第二层堆叠件的凹槽，凹槽从第二层堆叠件的侧壁朝向栅电极延伸；以及用第二介电材料填充凹槽。根据本申请的实施例，还提供了存储器件。

公开(公告)号：CN113380821A

公开(公告)日：2021-09-10

申请号：CN202110220243.6

申请日：2021-02-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吕俊颉 ,  杨世海 ,  杨柏峰 ,  林佑明 ,  张志宇

IPC: H01L27/11585 ,  H01L27/1159

Abstract: 一种存储器单元，包括位于半导体衬底上方的晶体管。晶体管包括沿着字线的侧壁布置的铁电层。铁电层包括具有5的化合价、7的化合价、或其组合的物质。氧化物半导体层电连接至源极线和位线。铁电层设置在氧化物半导体层和字线之间。本申请的实施例提供了存储器单元、存储器器件及其形成方法。

公开(公告)号：CN109103084B

公开(公告)日：2021-03-23

申请号：CN201711283650.1

申请日：2017-12-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吕俊颉 ,  让-皮埃尔·科林格 ,  后藤贤一 ,  吴志强 ,  林佑明

IPC: H01L21/28 ,  H01L29/423 ,  H01L21/336 ,  H01L29/78 ,  H01L29/06

Abstract: 在制造全环栅场效应晶体管的方法中，在衬底上方形成沟槽。将纳米管结构布置在沟槽中，每个纳米管结构包括碳纳米管(CNT)，碳纳米管具有包裹在CNT周围的栅极介电层和位于栅极介电层上方的栅电极层。在沟槽中形成锚定层。去除源极/漏极(S/D)区处的锚定层的部分。去除S/D区处的栅电极层和栅极介电层，从而暴露S/D区处的CNT的部分。在CNT的暴露部分上形成S/D电极层。去除栅极区处的锚定层的部分，从而暴露栅极结构的栅电极层的部分。在栅电极层的暴露部分上形成栅极接触层。本发明的实施例还涉及制造半导体器件的方法和半导体器件。

公开(公告)号：CN113380825B

公开(公告)日：2024-07-16

申请号：CN202110516834.8

申请日：2021-05-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吕俊颉 ,  杨世海 ,  林佑明 ,  马礼修 ,  乔治奥斯·韦理安尼堤斯

IPC: H10B51/20 ,  H10B51/10 ,  H10B51/30 ,  H10B51/40

Abstract: 一种铁电存储器器件包括多层堆叠件、沟道层和基于III‑V的铁电层。该多层堆叠件布置在衬底上并包括交替堆叠的多个导电层与多个介电层。该沟道层穿透多层堆叠件的多个导电层和多个介电层。该基于III‑V的铁电层布置在沟道层与多层堆叠件之间，并包括选自III族元素的至少一种元素、选自V族元素的至少一种元素和选自过渡金属元素的至少一种元素。本发明的实施例还公开了形成铁电存储器器件的方法。

公开(公告)号：CN113497044B

公开(公告)日：2024-04-09

申请号：CN202110690774.1

申请日：2021-06-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 马礼修 ,  杨世海 ,  贾汉中 ,  杨柏峰 ,  吕俊颉

IPC: H10B51/30 ,  H10B51/40

Abstract: 铁电隧道结(FTJ)存储器器件包括：位于衬底上方的底部电极；位于底部电极上面的顶部电极；以及位于底部电极和顶部电极之间的铁电隧道结存储器元件。该铁电隧道结存储器元件包括至少一个铁电材料层和至少一个隧穿介电层。本发明的实施例还涉及铁电隧道结存储器器件的制造方法。