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公开(公告)号：CN117612584A
公开(公告)日：2024-02-27
申请号：CN202311633055.1
申请日：2023-12-01
Applicant: 北京超弦存储器研究院 , 北京大学
IPC: G11C11/4094 , G11C11/408 , G11C11/4074
Abstract: 本发明公开了一种动态随机存储阵列的控制方法，属于微电子学与集成电路技术领域。该方法利用共享位线的双晶体管无电容动态随机存储器单元，将被选中行的写字线置为高电平，读字线置为低电平，未被选中行的写字线和读字线置为低电平，对于写入数据“1”的单元，将其位线置为高电平；对于写入数据“0”的单元，将其位线置为低电平；读取时将被选中行的写字线和读字线置为低电平，其余行的写字线置为低电平，读字线置为高电平；将所有列的位线置为高电平，若位线上的读出电流大于参考电流，读取结果为“1”；若位线上的读出电流小于参考电流，读取结果为“0”。本发明通过位线分时复用方法降低存储器阵列互连的复杂度，进一步提升存储密度。
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公开(公告)号：CN120050946A
公开(公告)日：2025-05-27
申请号：CN202510195288.0
申请日：2025-02-21
Applicant: 北京大学
Abstract: 本发明公开了一种基于阻变存储器的新型存储阵列结构及其操作方法，属于半导体集成电路技术领域。该新型存储阵列结构包括呈阵列分布的存储单元，每个存储单元由一个晶体管与一个RRAM串联形成，RRAM位于晶体管漏极，同一行上的每两个存储单元共享一个源极，每N列存储单元共用一个P型衬底，多个P型衬底之间通过DTI深槽隔离，所有存储单元共用一个深N阱DNW，深N阱DNW位于P型衬底的下方，每行存储单元的RRAM顶电极通过位线BL连接，每列存储单元的晶体管栅极、源极分别通过字线WL、源线SL连接。本发明仅需施加较小的输入信号，即可实现高电流输出，从而在降低功耗的同时，显著提高存储单元的性能和可靠性。
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公开(公告)号：CN119584550B
公开(公告)日：2025-05-13
申请号：CN202510130707.2
申请日：2025-02-06
Applicant: 北京大学
IPC: H10B63/00
Abstract: 本公开涉及一种存储器件及其制作方法、电子设备，存储器件包括：存储单元，设于衬底上，存储单元沿垂直于衬底的方向间隔排列，存储单元包括选通晶体管和阻变器件；选通晶体管包括沿平行于衬底的第一方向延伸的水平半导体层，阻变器件包括水平半导体层以及沿第一方向远离水平半导体层依次设置的阻变层和电极层；源线，沿平行于衬底的第二方向延伸，沿垂直于衬底的第三方向间隔排列，沿第一方向，源线设于水平半导体层远离阻变层一侧；字线，沿第三方向设置与沿第三方向排列的选通晶体管的水平半导体层相交；位线，沿第三方向设置与沿第三方向排列的阻变器件的电极层连接。利用垂直于衬底的第三方向集成存储单元，提高了存储器件的集成密度。
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公开(公告)号：CN119418735A
公开(公告)日：2025-02-11
申请号：CN202510018855.5
申请日：2025-01-06
Applicant: 北京大学
Abstract: 本公开涉及一种存储单元、数据读写电路、存储器及其制备方法，涉及集成电路设计及制造技术领域，存储单元包括沿第一方向延伸的水平半导体层，及位于水平半导体层上的沿第一方向依次排布的写位线、写晶体管、读晶体管、读字线；写位线、读字线沿与第一方向相交的第二方向延伸；读晶体管沿垂直于第一方向、第二方向的第三方向延伸并贯穿水平半导体层，源线、读晶体管、读位线沿第三方向排布。至少能够在降低单层存储单元面积开销的同时，支持多层堆叠存储单元同时进行光刻。
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公开(公告)号：CN119171907A
公开(公告)日：2024-12-20
申请号：CN202411317889.6
申请日：2024-09-20
Applicant: 北京大学
Abstract: 本发明公开了一种共用参考电压的多步模数转换器及其运算方法，属于半导体CMOS超大规模集成电路中的存内计算技术领域。本发明提出来的RS‑ADC单步输出N1比特，一共用N2步完成N比特的量化，采用的NREF产生单元可以在多个ADC之间进行共用，相较于N比特的Flash‑ADC来说，灵敏放大器的数量由2N‑1减少至#imgabs0#相较于N比特的SAR‑ADC来说，本发明仅需要一个Boost电容，且将比较周期缩短至N2步#imgabs1#因此，在高并行度的存内计算应用中，本发明相比现有Flash‑ADC与SAR‑ADC在功耗或面积上具有优势。
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Patent Agency Ranking
公开(公告)号：CN118890955A
公开(公告)日：2024-11-01
申请号：CN202410939692.X
申请日：2024-07-15
Applicant: 北京大学
Abstract: 本发明公开了一种叠层氧化物忆阻器的制备方法，属于半导体(semiconductor)和CMOS混合集成电路技术领域。本发明叠层氧化物忆阻器包括底电极层、介质层A、介质层B和顶电极层，在制备完氧化物忆阻器的两层介质层后，在氮气氛围下，采用激光扫描的方式对介质层表面进行退火处理。采用本发明可以有效缓解介质层界面损伤，提升忆阻器性能。
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公开(公告)号：CN118016121B
公开(公告)日：2024-07-16
申请号：CN202410265933.7
申请日：2024-03-08
Applicant: 北京大学
IPC: G11C11/408 , G11C11/4094 , G11C11/4097 , G11C5/02
Abstract: 本发明提供了一种高密度存储阵列及其操作方法，属于存储器和CMOS集成电路技术领域。该高密度存储阵列基于现有的2T0C存储阵列，改变了现有阵列中存储单元间写晶体管的连接关系，阵列相邻行的存储单元的写晶体管之间源漏直接连接，消除了现有阵列相邻行存储单元写晶体管隔离带来的面积开销。同时提出了该阵列写入的操作方法，通过控制阵列写字线和写位线，实现将阵列各行写入到所需的任意状态。本发明降低了阵列中存储单元面积，提高阵列存储密度，具有广阔的应用前景。
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公开(公告)号：CN118016121A
公开(公告)日：2024-05-10
申请号：CN202410265933.7
申请日：2024-03-08
Applicant: 北京大学
IPC: G11C11/408 , G11C11/4094 , G11C11/4097 , G11C5/02
Abstract: 本发明提供了一种高密度存储阵列及其操作方法，属于存储器和CMOS集成电路技术领域。该高密度存储阵列基于现有的2T0C存储阵列，改变了现有阵列中存储单元间写晶体管的连接关系，阵列相邻行的存储单元的写晶体管之间源漏直接连接，消除了现有阵列相邻行存储单元写晶体管隔离带来的面积开销。同时提出了该阵列写入的操作方法，通过控制阵列写字线和写位线，实现将阵列各行写入到所需的任意状态。本发明降低了阵列中存储单元面积，提高阵列存储密度，具有广阔的应用前景。
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公开(公告)号：CN117809701A
公开(公告)日：2024-04-02
申请号：CN202311662692.1
申请日：2023-12-06
Applicant: 北京大学
Abstract: 本发明提供一种存储器阵列及存内计算电路，其中的存储器阵列包括呈阵列分布的存储单元，存储单元包括互补的第一存储结构和第二存储结构；其中，第一存储结构包括第一晶体管以及连接在第一晶体管的漏极上的第一存储器；第二存储结构包括第二晶体管以及连接在第二晶体管的漏极上的第二存储器；第一存储结构和第二存储结构之间相互隔离，且第一存储结构和第二存储结构呈中心对称。利用上述发明能够在晶体管栅宽/栅长(W/L)较小的情况下，消除存储器阵列非对称权重读取问题。
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公开(公告)号：CN117615581A
公开(公告)日：2024-02-27
申请号：CN202311782146.1
申请日：2023-12-22
Applicant: 北京大学
IPC: H10B63/00 , H10B51/30 , H10B53/30 , H10B61/00 , H10B63/10 , G11C11/4097 , G11C11/408 , G11C11/419
Abstract: 本发明一种半导体存储单元及其阵列结构，属于半导体和CMOS混合集成电路技术领域。本发明半导体存储单元包括NMOS管N1、NMOS管N2和存储器件R，其中，N1的漏极连接N2的漏极，形成共用结构，N1的源极和N2的源极都连接源线SL，N1栅极接字线WL1、N2栅极接字线WL2，存储器件R一端接位线BL，另一端接N1、N2漏极连接处；将该存储单元沿横向、纵向重复排列成阵列结构，其中，同一行存储单元共用一条源线SL、共用一条位线BL，同一行上相邻存储单元的相邻NMOS管的源极相连至该行源线SL，同一列存储单元共用两条字线。本发明可以有效降低存储单元面积，提高存储阵列的密度。
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