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公开(公告)号：CN114094009B
公开(公告)日：2025-05-09
申请号：CN202111385644.3
申请日：2021-11-22
Applicant: 北京超弦存储器研究院 , 北京大学
IPC: H10N70/20
Abstract: 本发明公布了一种基于多阻变层的阻变存储器及其制备方法，属于半导体和CMOS混合集成电路技术领域。本发明基于传统CMOS工艺来实现具有高retention的阻变存储器件，其核心在于，阻变层由拦截特性薄膜和具有阻变特性的阻变材料薄膜交替叠加构成，形成多层阻变层结构。本发明通过调整界面处势垒以期降低甚至消除阻变存储器的crossbar结构中存在的阻变层离子迁移问题，可有效地抑制器件的低保持力。同时，多层阻变层结构也有利于增加器件的状态数，为实现阻变存储器大规模集成以及商业化铺平了道路。
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公开(公告)号：CN118136061B
公开(公告)日：2025-03-18
申请号：CN202410265948.3
申请日：2024-03-08
Applicant: 北京大学
Abstract: 本发明一种高密度存储阵列，属于存储器和CMOS混合集成电路技术领域。该阵列由K个高密度存储单元平行排列构成，每个存储单元包括选N个通晶体管、N*M个二端存储器件、一条源线、一条字线和N*M条位线，N个选通晶体管通过将前一个选通晶体管的漏端连接后一个选通晶体管的源端形成漏源串联结构、栅端均连接到字线，漏源串联结构中的首个选通晶体管的源端与源线相连，M个并联的二端存储器件为一组，共N组对应N个选通晶体管，每组中，M个二端存储器件的一端相互连接、且连接到对应选通晶体管的漏端，另一端分别连至M条位线；所述阵列存储单元间共用N*M条位线。本发明缩小了存储单元的面积，提高了存储阵列集成密度，应用前景广阔。
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公开(公告)号：CN117615580A
公开(公告)日：2024-02-27
申请号：CN202311576005.4
申请日：2023-11-23
Applicant: 北京大学
IPC: H10B63/00 , H10B51/30 , H10B53/30 , H10B61/00 , H10B63/10 , G11C11/4097 , G11C11/408 , G11C11/419
Abstract: 本发明一种半导体存储单元及其阵列结构，该存储单元包括第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第一存储器R1和第二存储器R2；第一NMOS管N1的源极接源线SL1、其栅极接字线WL1、其漏极接第二NMOS管N2一端的源极/漏极，第二NMOS管N2栅极接字线WL2、其另一端源极/漏极接第三NMOS管N3的漏极，第三NMOS管N3源极接源线SL2、其栅极接字线WL3；第一存储器R1一端接第一NMOS管N1和第二NMOS管N2的连接处、其另一端接位线BL1，第二存储器R2一端接第三NMOS管N3和第二NMOS管N2的连接处、其另一端接位线BL2；有效降低存储单元面积、提升阵列密度。
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公开(公告)号：CN114094009A
公开(公告)日：2022-02-25
申请号：CN202111385644.3
申请日：2021-11-22
Applicant: 北京大学 , 北京超弦存储器研究院
IPC: H01L45/00
Abstract: 本发明公布了一种基于多阻变层的阻变存储器及其制备方法，属于半导体和CMOS混合集成电路技术领域。本发明基于传统CMOS工艺来实现具有高retention的阻变存储器件，其核心在于，阻变层由拦截特性薄膜和具有阻变特性的阻变材料薄膜交替叠加构成，形成多层阻变层结构。本发明通过调整界面处势垒以期降低甚至消除阻变存储器的crossbar结构中存在的阻变层离子迁移问题，可有效地抑制器件的低保持力。同时，多层阻变层结构也有利于增加器件的状态数，为实现阻变存储器大规模集成以及商业化铺平了道路。
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公开(公告)号：CN118412014B
公开(公告)日：2025-05-13
申请号：CN202410605219.8
申请日：2024-05-15
Applicant: 北京大学
Abstract: 本申请涉及一种存储单元、存储阵列、电子设备及数据处理方法。该存储单元包括第一晶体管、第二晶体管，第一晶体管被配置为：第一端用于经由第一存储器件与第一位线电连接，第二端用于与源线电连接，控制端用于与第一字线电连接；第二晶体管被配置为：第一端用于经由第二存储器件与第二位线电连接，第二端与第一晶体管的第一端电连接，控制端用于与第二字线电连接，衬底与第一晶体管的衬底电连接且用于与写源线电连接。至少能够减少晶体管间隔带来的面积浪费。
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Patent Agency Ranking
公开(公告)号：CN118412014A
公开(公告)日：2024-07-30
申请号：CN202410605219.8
申请日：2024-05-15
Applicant: 北京大学
Abstract: 本申请涉及一种存储单元、存储阵列、电子设备及数据处理方法。该存储单元包括第一晶体管、第二晶体管，第一晶体管被配置为：第一端用于经由第一存储器件与第一位线电连接，第二端用于与源线电连接，控制端用于与第一字线电连接；第二晶体管被配置为：第一端用于经由第二存储器件与第二位线电连接，第二端与第一晶体管的第一端电连接，控制端用于与第二字线电连接，衬底与第一晶体管的衬底电连接且用于与写源线电连接。至少能够减少晶体管间隔带来的面积浪费。
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公开(公告)号：CN116997188A
公开(公告)日：2023-11-03
申请号：CN202310736845.6
申请日：2023-06-20
Applicant: 北京大学
IPC: H10B63/00
Abstract: 本发明提供一种存储阵列，包括呈矩阵阵列分布的存储单元，存储单元包括两个存储器以及交替连接的一个P沟道场效应晶体管和两个N沟道场效应晶体管；其中，P沟道场效应晶体管的源极与N沟道场效应晶体管的漏极连接；P沟道场效应晶体管的漏极与N沟道场效应晶体管的源极连接；两个存储器分别与P沟道场效应晶体管的源极，以及N沟道场效应晶体管的源极连接。利用上述发明能够提高存储阵列的密度，降低对场效应晶体管的驱动能力的要求。
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公开(公告)号：CN118136061A
公开(公告)日：2024-06-04
申请号：CN202410265948.3
申请日：2024-03-08
Applicant: 北京大学
Abstract: 本发明一种高密度存储阵列，属于存储器和CMOS混合集成电路技术领域。该阵列由K个高密度存储单元平行排列构成，每个存储单元包括选N个通晶体管、N*M个二端存储器件、一条源线、一条字线和N*M条位线，N个选通晶体管通过将前一个选通晶体管的漏端连接后一个选通晶体管的源端形成漏源串联结构、栅端均连接到字线，漏源串联结构中的首个选通晶体管的源端与源线相连，M个并联的二端存储器件为一组，共N组对应N个选通晶体管，每组中，M个二端存储器件的一端相互连接、且连接到对应选通晶体管的漏端，另一端分别连至M条位线；所述阵列存储单元间共用N*M条位线。本发明缩小了存储单元的面积，提高了存储阵列集成密度，应用前景广阔。
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公开(公告)号：CN116997187A
公开(公告)日：2023-11-03
申请号：CN202310735553.0
申请日：2023-06-20
Applicant: 北京大学
IPC: H10B63/00
Abstract: 本发明提供一种CMOS半导体存储阵列，包括呈矩阵阵列分布的存储单元，存储单元包括存储器以及串联连接的一个P沟道场效应晶体管和一个N沟道场效应晶体管；其中，P沟道场效应晶体管的源极与N沟道场效应晶体管的漏极连接；P沟道场效应晶体管的漏极与N沟道场效应晶体管的源极连接；存储器的一端与P沟道场效应晶体管的漏极连接。利用上述发明能够提高存储阵列的密度，降低对场效应晶体管的驱动能力的要求。
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公开(公告)号：CN118016121B
公开(公告)日：2024-07-16
申请号：CN202410265933.7
申请日：2024-03-08
Applicant: 北京大学
IPC: G11C11/408 , G11C11/4094 , G11C11/4097 , G11C5/02
Abstract: 本发明提供了一种高密度存储阵列及其操作方法，属于存储器和CMOS集成电路技术领域。该高密度存储阵列基于现有的2T0C存储阵列，改变了现有阵列中存储单元间写晶体管的连接关系，阵列相邻行的存储单元的写晶体管之间源漏直接连接，消除了现有阵列相邻行存储单元写晶体管隔离带来的面积开销。同时提出了该阵列写入的操作方法，通过控制阵列写字线和写位线，实现将阵列各行写入到所需的任意状态。本发明降低了阵列中存储单元面积，提高阵列存储密度，具有广阔的应用前景。
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