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公开(公告)号：CN119584550B
公开(公告)日：2025-05-13
申请号：CN202510130707.2
申请日：2025-02-06
Applicant: 北京大学
IPC: H10B63/00
Abstract: 本公开涉及一种存储器件及其制作方法、电子设备，存储器件包括：存储单元，设于衬底上，存储单元沿垂直于衬底的方向间隔排列，存储单元包括选通晶体管和阻变器件；选通晶体管包括沿平行于衬底的第一方向延伸的水平半导体层，阻变器件包括水平半导体层以及沿第一方向远离水平半导体层依次设置的阻变层和电极层；源线，沿平行于衬底的第二方向延伸，沿垂直于衬底的第三方向间隔排列，沿第一方向，源线设于水平半导体层远离阻变层一侧；字线，沿第三方向设置与沿第三方向排列的选通晶体管的水平半导体层相交；位线，沿第三方向设置与沿第三方向排列的阻变器件的电极层连接。利用垂直于衬底的第三方向集成存储单元，提高了存储器件的集成密度。
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公开(公告)号：CN119212545A
公开(公告)日：2024-12-27
申请号：CN202411239090.X
申请日：2024-09-05
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
Abstract: 本发明公开一种无源器件的制备方法，属于集成电路技术领域。本发明在硅衬底上生长隔离层；通过干法刻蚀形成底电极，其功函数>4.7eV；在底电极上沉积功能层NbOx薄膜，通过调控NbOx薄膜中的氧含量，NbOx薄膜的功函数在3.3eV～4.0eV之间；在功能层上形成顶电极，其功函数>4.7eV；实现功能层NbOx薄膜分别与底电极和顶电极接触电势差保持在1eV～1.8eV。本发明NbOx薄膜的能带与顶电极和底电极的能带匹配，实现forming‑free操作。本发明解决了选通器件初始化带来的可靠性问题，克服了现有技术中大操作电压增加外围电路设计复杂问题。
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公开(公告)号：CN118866051A
公开(公告)日：2024-10-29
申请号：CN202410845248.1
申请日：2024-06-27
Applicant: 北京大学
Abstract: 本发明公开一种CMOS后道工艺兼容的新型存储器的阵列架构及其制备方法，属于半导体(Semiconductor)和CMOS混合集成电路技术领域。本发明提出一种基于2T2S2R单元的新型三维存储阵列架构，各存储单元除一个晶体管外还额外拥有一个选通管(Selector)，可有效抑制写入串扰和额外读电流；将各单元通过水平方向的源线(SL)引出，读写电流无需经过较长的晶体管沟道；通过共源线(SL)的方法形成实质上的2T2S2R单元，减小SL的面积开销，从而提高集成密度，与平面1S1R阵列相比，本发明在不显著增大面积开销的同时引入晶体管，能大幅度降低1S1R阵列对于选通管非线性度的要求。
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公开(公告)号：CN118714853A
公开(公告)日：2024-09-27
申请号：CN202410747550.3
申请日：2024-06-11
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
Abstract: 本发明公开了一种三维新型存储器阵列及其制备方法，属于半导体(Semiconductor)和CMOS混合集成电路技术领域，采用本发明可以实现三维1T1S1R阵列架构，从而能大幅度降低1S1R平面阵列对于选通管(Selector)非线性度的要求；并将1T1S1R阵列的存储密度提升到和目前NAND存储器相当的程度，远超过目前的1S1R阵列密度。
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公开(公告)号：CN117998867B
公开(公告)日：2024-09-20
申请号：CN202311662690.2
申请日：2023-12-06
Applicant: 北京大学
Abstract: 本发明提供一种新型三维存储器阵列及制备方法，其中的三维存储器阵列包括呈阵列分布的存储单元；存储单元的一端与字线WL连接，另一端与位线BL连接，在每条字线WL的底部设置有对应的选通晶体管，字线WL的底部与选通晶体管的漏极连接；选通晶体管的栅极与栅线GL连接，选通晶体管的源极与源线SL连接；位线BL、字线WL、源线SL及栅线GL共同控制存储单元的状态。利用上述发明能够降低1S1R对于选通管非线性的要求，减低面积开销，提高阵列的密度及存储规模。
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Patent Agency Ranking
公开(公告)号：CN118401013A
公开(公告)日：2024-07-26
申请号：CN202410447192.4
申请日：2024-04-15
Applicant: 北京大学
Abstract: 本公开提供了一种高密度存储器及其制备方法、电子设备。该高密度存储器包括：半导体衬底，半导体衬底包括深阱层和设置于深阱层中的多个浅阱层，半导体衬底中设置有多个浅沟槽隔离结构和多个深沟槽隔离结构，浅沟槽隔离结构设置于浅阱层中，深沟槽隔离结构的底端位于深阱层中，相邻的两个浅阱层之间以深沟槽隔离结构相间隔，且浅沟槽隔离结构和深沟槽隔离结构在浅阱层中间隔出有源区；存储结构，存储结构耦合于有源区。该存储器能够在改善漏电问题的同时能够使得存储阵列密度得到进一步提高。
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公开(公告)号：CN119767682A
公开(公告)日：2025-04-04
申请号：CN202411865490.1
申请日：2024-12-17
Applicant: 北京大学
Abstract: 本公开涉及一种半导体结构及其制作方法，通过存储单元围合成背离衬底设置的第二孔，增大了第二导电结构与第二电极层的接触面积，可以增大第二导电结构驱动存储单元的驱动电流；如此，第一功能层为选通层，第二功能层为阻变层时，增大第二导电结构与第二电极层的接触面积有利于提高存储单元的读写能力、提高读写速率；第一功能层为阻变层，第二功能层为选通层时，增大第二导电结构与第二电极层的接触面积有利于提高存储单元的选通能力，提高选通速率。
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公开(公告)号：CN119730252A
公开(公告)日：2025-03-28
申请号：CN202411772429.2
申请日：2024-12-04
Applicant: 北京大学
Abstract: 本发明公开了一种与CMOS集成的自选择存储器的制备方法，属于半导体(Semiconductor)和CMOS混合集成电路技术领域。本发明通过采用在CMOS后道中形成选通单元(Selector)和新型存储单元的电学连接，构成自选择存储器结构，与传统1T1R结构相比，本发明在满足驱动能力相同的情况下，显著提升了阵列密度，降低了工艺成本。
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公开(公告)号：CN119584550A
公开(公告)日：2025-03-07
申请号：CN202510130707.2
申请日：2025-02-06
Applicant: 北京大学
IPC: H10B63/00
Abstract: 本公开涉及一种存储器件及其制作方法、电子设备，存储器件包括：存储单元，设于衬底上，存储单元沿垂直于衬底的方向间隔排列，存储单元包括选通晶体管和阻变器件；选通晶体管包括沿平行于衬底的第一方向延伸的水平半导体层，阻变器件包括水平半导体层以及沿第一方向远离水平半导体层依次设置的阻变层和电极层；源线，沿平行于衬底的第二方向延伸，沿垂直于衬底的第三方向间隔排列，沿第一方向，源线设于水平半导体层远离阻变层一侧；字线，沿第三方向设置与沿第三方向排列的选通晶体管的水平半导体层相交；位线，沿第三方向设置与沿第三方向排列的阻变器件的电极层连接。利用垂直于衬底的第三方向集成存储单元，提高了存储器件的集成密度。
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公开(公告)号：CN119486585A
公开(公告)日：2025-02-18
申请号：CN202411887698.3
申请日：2024-12-20
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
Abstract: 本发明公开了一种基于复合结构的多功能自选择忆阻器件的制备方法，属于半导体和CMOS混合集成电路技术领域。采用本发明制备得到的自选择忆阻器件兼具易失性和非易失性阻变性能，且可以通过改变电学操作条件实现易失性向非易失性的转变。该自选择忆阻器件工作在易失性区域时，保持了高一致性的自选择特性与短程可塑性能力；而在非易失性工作区域时，具有低功耗的优势及相对较大的可调区间，能够保持存储状态。本发明在数据存储和在线学习场景中具有广阔应用潜力，可以实现权值高效更新及提升存储性能。
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