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公开(公告)号：CN116126779A
公开(公告)日：2023-05-16
申请号：CN202310159746.6
申请日：2023-02-21
Applicant: 安徽大学
Abstract: 本发明属于集成电路技术领域，具体涉及一种读裕度增强型存储阵列，一种9T存算电路、一种乘累加运算电路、基于9Tsram的存内运算电路，以及基于9Tsram的CIM芯片。其中，9T存算电路包括基础的的6T存储单元和由额外的三个NMOS管N5、N6、N7构成计算单元；乘累加运算电路是在前述9T存算电路的基础上进一步设计得到的，乘累加运算电路根据功能划分大致包括计算阵列、电流镜电路、输入电路、电流监测阵列，以及输出电路。基于乘累加运算电路的新架构和传统的SRAM电路，本发明还提供一种基于9Tsram的存内运算电路，CIM电路具有数据读/写、保持功能和乘累加运算功能。本发明解决了6Tsram仅具有数据存储功能，以及现有乘累加运算电路的操作逻辑复杂，运算效率低等问题。
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公开(公告)号：CN116030861A
公开(公告)日：2023-04-28
申请号：CN202310038973.3
申请日：2023-01-12
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/419
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及一种具有高稳定性的MOSFET‑TFET混合型14T‑SRAM单元电路，和使用了该种14T‑SRAM单元电路封装而成的模块。本发明采用MOSFET晶体管作为SRAM的传输管，消除了当TFET晶体管用作SRAM单元的传输晶体管时出现正偏p‑i‑n电流的问题；采用两个施密特型反相器构成锁存结构，利用MOSFET晶体管N9、N10对每个反相器的反馈作用，可改善TFET器件的延迟输出饱和特性，提高SRAM单元的稳定性；采用PTFET晶体管P1、P2作为写操作时的上拉电路结构，可降低SRAM单元的写功耗；采用NTFET晶体管N5、N6构成读电路部分，可提高SRAM单元的读能力和读速度。
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公开(公告)号：CN115938430A
公开(公告)日：2023-04-07
申请号：CN202211604384.9
申请日：2022-12-13
Applicant: 安徽大学
IPC: G11C11/417 , G11C11/419 , G11C5/14 , G11C7/12 , G06F7/523
Abstract: 本发明涉及一种基于分支电流的存内累乘计算电路。该基于分支电流的存内累乘计算电路包括用于存储权重数据的存储阵列，存储阵列由多个相同的SRAM单元构成，每列SRAM单元共享位线BL、BLB。位线BL、BLB与用于复制一个恒流源电流的cascode电流镜单元连接。每列SRAM单元通过位线BL对应连接一个用于输出累乘结果的运算放大器单元。本发明通过cascode电流镜单元为位线BL、BLB提供稳定电流，通过给位线电流的方式替代给位线电压方式，运算功耗进一步降低；通过运算放大器单元能够产生稳定的输出电压，保证运算速度，稳定输出运算结果，并行度高，实现高速低功耗的乘累加计算。
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公开(公告)号：CN115811279A
公开(公告)日：2023-03-17
申请号：CN202310056204.6
申请日：2023-01-16
Applicant: 安徽大学
Abstract: 本发明空开了半导体存储器技术领域中的一种补偿位线失调电压的灵敏放大器及芯片与放大电路。灵敏放大器包括：10个NMOS晶体管N1~N10，2个PMOS晶体管P1~P2，1个电容C1。当位线BL为电荷共享位线，位线BLB为静态参考位线时，在偏移补偿阶段，导通，截止，在反向放大阶段，导通，截止。当位线BLB为电荷共享位线，位线BL为静态参考位线时，在偏移补偿阶段，导通，截止，在反向放大阶段，导通，截止。本发明在解决了由于失调电压引起的读取数据错误问题，在不同位线电容的情况下，本发明补偿位线失调电压能力最为突出，同时读速度快、功耗低。
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公开(公告)号：CN111883191B
公开(公告)日：2023-02-03
申请号：CN202010677211.4
申请日：2020-07-14
Applicant: 安徽大学
Abstract: 本发明公开了一种基于10T SRAM单元的存内逻辑运算及BCAM电路，10T SRAM单元配置两个解耦合读端口以及横纵双向字线，利用提出的10T SRAM解耦合独立端口进行存内计算和数据读取，保证了存储数据的独立性，提高了单元抗干扰能力。并且结构表现出很好的对称性特点，使存内逻辑运算和BCAM搜索可以实现横纵双向操作的优势。
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Patent Agency Ranking
公开(公告)号：CN110058839B
公开(公告)日：2023-02-03
申请号：CN201910217478.2
申请日：2019-03-21
Applicant: 安徽大学
IPC: G06F7/50
Abstract: 本发明公开了一种基于静态随机存储器内存内减法的电路结构，包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线选择模块和输出模块，整体时序控制模块与行地址译码模块、列地址译码模块、字线选择模块和输出模块连接；行地址译码模块与字线选择模块相连；字线选择模块与所述SRAM存储阵列相连；SRAM存储阵列与列地址译码模块以及输出模块相连；在SRAM存储阵列中包括若干SRAM单元，每4个SRAM单元组成4位二进制减法计算单元模块Block4B。该电路结构可以减少传输过程消耗的能量，同时提高了计算时数据的吞吐率，并且不需要将数据读出SRAM，从而能大大降低功耗。
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公开(公告)号：CN111933194B
公开(公告)日：2022-11-01
申请号：CN202010902453.9
申请日：2020-09-01
Applicant: 安徽大学 , 长鑫存储技术有限公司
Abstract: 本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。该灵敏放大器包括：放大模块，用于读取第一位线或第二位线上存储单元中的数据；控制模块，与放大模块电连接；其中，在读取第一位线上存储单元中数据的情况下，在灵敏放大器的第一放大阶段，控制模块用于将放大模块配置为包括第一电流镜结构，并将第一电流镜结构的镜像端与第二位线连接；在读取第二位线上存储单元中数据的情况下，在灵敏放大器的第一放大阶段，控制模块用于将放大模块配置为包括第二电流镜结构，并将第二电流镜结构的镜像端与第一位线连接。本公开可以提高存储器读取数据的准确性。
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公开(公告)号：CN111863049B
公开(公告)日：2022-11-01
申请号：CN202010733096.8
申请日：2020-07-27
Applicant: 安徽大学 , 长鑫存储技术有限公司
Abstract: 本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。该灵敏放大器包括：放大模块，用于读取位线或参考位线上存储单元的数据；第一开关模块，被配置为当灵敏放大器针对位线读第一状态且灵敏放大器处于放大阶段时，控制放大模块与参考位线断开；当灵敏放大器针对位线读第二状态且灵敏放大器处于放大阶段时，控制放大模块与参考位线连接。本公开可以减小灵敏放大器的功耗。
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公开(公告)号：CN111863050B
公开(公告)日：2022-10-28
申请号：CN202010733140.5
申请日：2020-07-27
Applicant: 安徽大学 , 长鑫存储技术有限公司
Abstract: 本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。该灵敏放大器包括：放大模块；偏移电压存储单元，与放大模块电连接；其中，在灵敏放大器的偏移消除阶段，灵敏放大器被配置为包含电流镜结构，以将放大模块的偏移电压存储在偏移电压存储单元中。本公开可以实现灵敏放大器的偏移消除。
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公开(公告)号：CN110995161B
公开(公告)日：2022-10-21
申请号：CN201911250609.3
申请日：2019-12-09
Applicant: 安徽大学
IPC: H03B5/24
Abstract: 本发明公开了一种频率可调的基于RC的环形振荡器电路，包括电压跟随器、6‑BIT电容阵列、电阻R1和R2、六个反相器，电压跟随器包括两个NMOS晶体管N6和N7、二极管D1、滤波电容C7和电阻R0，该电压跟随器与反相器阵列的VDD相连；六个反相器组成反相器阵列；6‑BIT电容阵列和电阻R1、R2串联形成RC网络，电阻R1的左端N点经过三个串联的反相器INV1、INV2、INV3到6‑BIT电容阵列左端G点形成一个回路，电阻R2和6‑BIT电容阵列的公共端M点经过另外三个串联的反相器INV4、INV5、INV0到电阻R1的左端N点形成另一个回路。该电路采用反相器构成环形电路，功耗极低且面积很小。
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