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公开(公告)号：CN118132034A
公开(公告)日：2024-06-04
申请号：CN202410243339.8
申请日：2024-03-04
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种乒乓式乘法单元，一个基于乒乓式乘法及重构加法器树的存内计算电路，及其对应的CIM芯片。乒乓式乘法单元将原存算电路中的存储阵列按列划分左右两部分，并利用2个与门以及1个二选一选择器实现根据不同的控制信号；选择其中一个存储阵列中存储的数据作为权重，与Input端口输入的数据相乘，输出乘法运算结果；并允许未被选中的存储阵列在逻辑运算过程中更新权重。存内计算电路则在SRAM的基础上增加乒乓乘法模块、加法器组、数据输入单元、回写单元，以及模式控制模块；进而实现多比特数之间的乘法与乘累加运算。本发明解决现有存算电路无法同步计算和权重更新，不适用于神经网络处理的问题。
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公开(公告)号：CN117636945B
公开(公告)日：2024-04-09
申请号：CN202410109635.9
申请日：2024-01-26
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
IPC: G11C11/407 , H03K19/21
Abstract: 本发明属于集成电路领域，具体涉及一种5bit带符号位的同或与同或累加运算电路、CIM电路。其具有数据存储和逻辑运算功能，该电路包括8T‑SRAM单元，以及由N1~N6，P1、P2构成的计算单元；N1的漏极接输出位线IBL1，N1的源极接N3的漏极；N2的漏极接输出位线IBL2，N2的源极接N4的漏极；P1的源极接输出位线CBL1，P1的漏极接N5的漏极；P2的源极接输出位线CBL2，P2、N6的漏极相连；N1、N2、P1和P2的栅极接运算节点FO；N3和N5的栅极接输入信号线INH；N4和N6的栅极接输入信号线INL；N3~N6的源极接地；本发明可以大幅提高神经网络中同或运算的数据处理效率。
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公开(公告)号：CN117176137A
公开(公告)日：2023-12-05
申请号：CN202311228870.X
申请日：2023-09-21
Applicant: 安徽大学
IPC: H03K19/0185 , H03K19/20
Abstract: 本发明属于数字逻辑电路领域，具体涉及一种稳定的高速锁存电路、锁存器及集成电路。锁存电路用于实现数据的快速传输和稳定保持。电路由12个晶体管构成，分别为6个PMOS管PM1～PM6，以及6个NMOS管NM1～NM6。PM1和NM1构成第一反相器，PM2和NM2构成第二反相器；PM3和NM3作为耦合切换开关对，耦合切换开关对用于根据使能信号调整第一反相器和第二反相器的耦合状态。PM4～PM6和NM4～NM6分别作为第一采样电路和第二采样电路；二者用于调整输入信号与反相器的隔离状态，并在传输模式下将不同电平状态的数据传输至输出节点。本发明解决了现有锁存器的传输速率和稳定性等性能无法满足CMOS图像传感器等高速电路的需求的问题。
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公开(公告)号：CN116741228A
公开(公告)日：2023-09-12
申请号：CN202310483229.4
申请日：2023-04-27
Applicant: 安徽大学
IPC: G11C11/4094 , G11C11/4096
Abstract: 本发明涉及一种14T抗辐照的SRAM存储单元及基于此的电路模块、结构和芯片。SRAM存储单元包括6个NMOS晶体管N1～N6和8个PMOS晶体管P1～P8。P1、P2、P5与P6作为上拉管，P3和P4作为下拉管，它们的状态分别由存储节点Q和QN控制。Q与QN通过N5与N6分别与位线BL和位线BLB电连接。冗余存储节点S0与S1通过P7与P8分别与位线BL和位线BLB电连接。本发明采用极性加固原理进行设计，保证了冗余存储节点S0、S1的稳定性，同时利用源隔离技术提升了存储节点Q、QB的稳定性。本发明的SRAM存储单元在写入数据的过程中，位线通过N5、N6、P7、P8同时向内部节点Q\QB与S0\S1写入数据，大大提高了单元的数据写入速度以及噪声容限，降低了存储单元的功耗。
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公开(公告)号：CN116386683A
公开(公告)日：2023-07-04
申请号：CN202310189290.8
申请日：2023-03-02
Applicant: 安徽大学
IPC: G11C7/06 , G11C7/08 , G11C7/12 , G11C8/08 , G11C11/408 , G11C11/4094
Abstract: 本发明涉及动态随机存取存储技术领域，更具体的，涉及一种基于翻转点补偿技术的灵敏放大器，简称为CSCSA、基于该CSCSA设计的放大电路、以及基于该CSCSA设计的芯片。本发明采用P0、N0构成一个反相器，采用P1、N1构成另一个反相器，两个反相器通过C2、C3实现交叉耦合，利用C2、C3存储翻转电压的电压，使偏移电压得到补偿，使后续位线BL或BLB电位可以正确变化，保证了灵敏放大器的正确放大读取功能。本发明的CSCSA在失调电压指标上不落后，在功耗指标上具有一定优势。
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Patent Agency Ranking
公开(公告)号：CN116346088A
公开(公告)日：2023-06-27
申请号：CN202310216710.7
申请日：2023-03-03
Applicant: 安徽大学
Abstract: 本发明涉及动态随机存取存储技术领域，更具体的，涉及一种基于TFET的单边沿主从触发器，又称为TDFF，以及基于该TDFF设计的触发模块。本发明的TDFF包括12个PTFET晶体管、13个NTFET晶体管、一个反相器INV。本发明基于TFET构建触发器，没有使用传输门或传输管结构，进而避免了传输门引起的正偏P‑I‑N电流问题，而是通过中间节点和时钟信号CLK来控制数据的正确传输。本发明的CLK虽然为单相时钟，但配合TFET晶体管的电路设计，无需对CLK设置时钟反相器也能实现触发器功能。并且经过仿真测试，本发明的功耗指标低，具有较大的较大优势。
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公开(公告)号：CN116318056A
公开(公告)日：2023-06-23
申请号：CN202310282319.7
申请日：2023-03-20
Applicant: 安徽大学
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及一种利用源隔离加固和极性加固的抗辐射Latch电路，以及基于该抗辐射Latch电路封装的模块。本发明的存储节点X1、X2、X5、X6均由NMOS晶体管包围，形成极性加固，使得X1、X2、X5、X6有效避免发生翻转。本发明使用了源隔离技术，使X0、X3、X4、X7节点上也仅产生“1‑0”和“0‑0”的电压脉冲，可以有效减少电路敏感节点数量，提高了电路稳定性。本发明构建了C单元，其结构简单还有良好的抗辐射能力，可在多节点受到轰击时配合作用保证Q的正确输出。本发明的抗辐射Latch电路具备完全的抗TNU、DNU、SNU能力，并有较低的延迟、较低的功耗以及较小的面积。
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公开(公告)号：CN116312670A
公开(公告)日：2023-06-23
申请号：CN202310161572.7
申请日：2023-02-24
Applicant: 安徽大学
Abstract: 本发明属于集成电路技术领域，具体涉及一种9T1C存算电路、乘累加运算电路、存内运算电路、芯片。9T1C存算电路具有数据读写保持功能和乘法运算功能；9T1C存算电路由6个NMOS管N0～N5，3个PMOS管P0～P2和1个电容C0构成。电路中的P0、N0、P1、N1构成交叉耦合结构，用于锁存数据；N2和N3作为传输管，各自位于交叉耦合结构左右两侧作为两个存储节点写通路；N4和P2构成传输门；N5作为计算控制端，C0作为传输电压差的电容。乘累加运算电路包括：由9T1C存算电路按列构成的运算阵列、字线组、位线组、输入信号线IL，输出信号线OL、列开关S和量化电路；并进一步构成存内运算电路，本发明相对现有方案提升了存算电路在功耗、稳定性、精度和运算效率等方面的表现。
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公开(公告)号：CN113472323B
公开(公告)日：2023-06-23
申请号：CN202110921437.9
申请日：2021-08-11
Applicant: 安徽大学 , 合肥海图微电子有限公司 , 合肥市微电子研究院有限公司
IPC: H03K3/3562 , H03K3/012
Abstract: 本发明公开了一种强锁存结构的D触发器电路，包括依次连接的四个逻辑输入反相器、强锁存电路、两个传输门，强锁存电路包括两个NMOS晶体管，四个PMOS晶体管，左侧部分的晶体管依次串联，右侧部分的晶体管同样依次串联，两侧部分构成强锁存结构；PMOS晶体管PM6栅极与Q节点相连，PMOS晶体管PM8栅极与Q非节点相连，相互构成负反馈回路；强锁存电路接收四个逻辑输入反相器给进来的方波信号，并保存在Q和Q非节点，每次转换能减少左侧或右侧部分的电流从VDD流入GND，从而大大减少动态泄漏。上述电路解决了传统锁存器泄露功耗和信号翻转的过程中短路功耗大的问题，降低了整个芯片设计的功耗。
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公开(公告)号：CN116204490A
公开(公告)日：2023-06-02
申请号：CN202310216702.2
申请日：2023-03-03
Applicant: 安徽大学
IPC: G06F15/78 , G06F7/53 , G11C11/411 , G11C11/413
Abstract: 本发明属于集成电路技术领域，具体涉及一种基于低电压技术的7T存算电路、乘累加运算电路和CIM芯片。7T存算电路由3个PMOS管P1～P3，4个NMOS管N1～N4构成，其中，P1、P2的源极接电源VDD。P2、N2的栅极与N3的源极、P3的漏极、N1的漏极相连，并作为存储节点Q。P1、N1的栅极与P2、N2的漏极相连并作为反相存储节点QB。P1的漏极与与P3的源极相连；N1的源极与N4的漏极相连。N2的源极和N4的源极接VSS；N3的栅极接信号线WL；N3的漏极接信号线BL；P3的栅极接信号线WLA；N4的栅极接信号线WLB。乘累加运算电路和CIM芯片则包括由7T存算电路构建的核心阵列以及必要的外围功能。本发明解决了现有低电压的CIM设计难度高，电路的功耗、运算性能等指标难以满足预期的问题。
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