公开(公告)号：CN117856779A

公开(公告)日：2024-04-09

申请号：CN202410065069.6

申请日：2024-01-17

Applicant: 安徽大学

Inventor： 彭春雨 ,  李洋 ,  赵强 ,  郝礼才 ,  刘天翔 ,  卢文娟 ,  蔺智挺 ,  吴秀龙

IPC: H03K19/0185 ,  H03K19/20 ,  H03K19/003 ,  B64G1/66

Abstract: 本申请涉及一种抗辐射锁存器电路、电子设备和航空器，锁存器电路包括：存储模块；存储模块包括十个NMOS管和四个PMOS管以及六个存储节点。其中，第一存储节点、第二存储节点、第三存储节点、第四存储节点均由NMOS晶体管包围，形成N极性加固，使得第一存储节点、第二存储节点、第三存储节点、第四存储节点仅能产生“1‑0”和“0‑0”的负电压脉冲。第五存储节点、第六存储节点使用了源隔离技术，使得第五存储节点、第六存储节点上也仅能产生“1‑0”和“0‑0”的负电压脉冲，因此，本发明所使用的两种加固技术可以有效减少电路敏感节点数量，提高电路稳定性。当该电路应用于航空器时，可以解决现有航空器中的存储电路容易受到宇宙辐射环境影响的问题。

公开(公告)号：CN113658627B

公开(公告)日：2024-03-29

申请号：CN202110845112.7

申请日：2021-07-26

Applicant: 安徽大学 ,  合肥市微电子研究院有限公司

Inventor： 蔺智挺 ,  李星玮 ,  吴秀龙 ,  朱志国 ,  彭春雨 ,  卢文娟 ,  赵强 ,  陈军宁

IPC: G11C16/04

Abstract: 本发明公开了一种能区分阻态交叉的10T4R单元电路，包括10个NMOS晶体管；以及4个阻变随机存储器RRAM，分别为RRAM1、RRAM2、RRAM3、RRAM4，RRAM1和RRAM4的摆放方向相同，顶部电极朝左；RRAM2和RRAM3的摆放方向相同，顶部电极朝右；且所述电路采用反向编码方式，具体来说：顶部电极朝左的高阻态代表“0”，低阻态代表“1”；顶部电极朝右的高阻态代表“1”，低阻态代表“0”；通过所采用的反向编码方式和4个RRAM的串并联切换，消除阻态交叉对电路产生的影响，实现“与”、“或”和“异或”的布尔逻辑运算和三态寻址操作，并有效提高计算准确性。

公开(公告)号：CN114254743B

公开(公告)日：2024-03-15

申请号：CN202111395976.X

申请日：2021-11-23

Applicant: 安徽大学 ,  合肥市微电子研究院有限公司

Inventor： 蔺智挺 ,  朱陈宇 ,  吴秀龙 ,  朱志国 ,  彭春雨 ,  卢文娟 ,  赵强 ,  陈军宁

IPC: G06N3/063

Abstract: 本发明公开了一种基于RRAM阵列构成的二进制神经网络中并行乘累加运算的电路，基于1T1R单元构成的存储阵列是采用伪交叉结构的64x64的RRAM阵列，每个1T1R单元由一个NMOSFET和一个阻变随机存取存储器构成；存储阵列每一行的字线WL均连接并行输入电路，实现最大8X8权重矩阵中的64个数据与存储阵列中存储的64个数据完成二进制神经网络BNN卷积运算；存储阵列每一列的位线BL均连接级联型电流镜电路的电流输入端，且级联型电流镜电路的输出端连接到输出电容的上极板上。该电路避免了传统SRAM中存储单元在多行读取时不同节点间的串扰和存储数据易破坏问题，提高了系统的可靠性，降低了单元之间的泄露功耗。

公开(公告)号：CN117497024A

公开(公告)日：2024-02-02

申请号：CN202311510207.9

申请日：2023-11-10

Applicant: 安徽大学

Inventor： 蔺智挺 ,  付杰 ,  张秋明 ,  黄震 ,  赵悦 ,  吴秀龙 ,  彭春雨 ,  赵强 ,  高珊 ,  卢文娟 ,  周永亮 ,  戴成虎 ,  郝礼才

IPC: G11C11/412 ,  G11C11/417 ,  G11C11/419

Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及一种10T‑MOSFET‑SRAM单元、及基于该单元的运算电路结构。本发明公开了一种10T‑MOSFET‑SRAM单元，包括8个NMOS管N1～N8、2个PMOS管P1～P2。本发明的单元可以在实现常规的读写功能外，能够组成阵列结构的运算电路，并可以通过配置WL、BL、BLB、PT、A、B的信号来进行同一行数据的或、与非、异或运算，还可配置WL、BL、BLB、PT、AT、BT、A、B的信号以进行列寻址，从而增加了单元的功能；并且本发明在进行寻址时只需将PT连接SA，无需其他额外电路即可完成，可降低BCAM操作功耗以及延时。

公开(公告)号：CN116913342B

公开(公告)日：2023-12-01

申请号：CN202311176711.X

申请日：2023-09-13

Applicant: 安徽大学

Inventor： 强斌 ,  董琛 ,  高梦雅 ,  彭春雨 ,  卢文娟 ,  赵强 ,  蔺智挺 ,  吴秀龙

IPC: G11C11/412 ,  G06F15/78 ,  G11C7/18 ,  G11C8/14 ,  G11C11/417

Abstract: 本发明涉及具有存内布尔逻辑运算功能的存储电路及其模块、芯片。存储电路包括两个存储单元、运算电路。运算电路包括NMOS晶体管N5、N6、N11、N12。N5的栅极电连第一存储单元的一个存储节点，而源极电连N11的源极、漏极电连N6的漏极并形成运算输出节点。N6的栅极电连第一存储单元的另一个存储节点，而源极电连N12的源极。N11的漏极、N12的漏极分别电连第二存储单元的两个存储节点，N11、N12的栅极分别受控于使能信号。本发明通过利用原有的两个存储单元设计分离控制的一组信号接口，做到同一个电路结构可以输出两种不同的逻辑信号，因而能耗低、运算灵活。(56)对比文件J. -W. Su et al..16.3 A 28nm 384kb6T-SRAM Computation-in-Memory Macro with8b Precision for AI Edge Chips.2021 IEEEInternational Solid- State CircuitsConference (ISSCC).2021,250-252.蔺智挺,徐田,童忠瑱,吴秀龙等.基于静态随机存取存储器的存内计算研究进展《.电子与信息学报》.2022,第44卷(第11期),4041-4057.

公开(公告)号：CN117056277A

公开(公告)日：2023-11-14

申请号：CN202311050617.X

申请日：2023-08-18

Applicant: 安徽大学

Inventor： 蔺智挺 ,  李劲铮 ,  吴秀龙 ,  彭春雨 ,  刘玉 ,  戴成虎 ,  赵强 ,  卢文娟 ,  胡薇 ,  郝礼才 ,  周永亮 ,  李鑫

IPC: G06F15/78 ,  G06F7/544 ,  G11C11/413

Abstract: 本发明属于集成电路技术领域，具体涉及一种基于读写分离SRAM配置自适应扫描ADC的乘累加存内计算电路，以及对应的CIM芯片。该电路包括：存算阵列，行信号线、列信号线、模式控制电路、以及量化电路。其中，存算阵列由多个8TSRAM单元按阵列排布而成。行信号线包括WL、RWL和SW；列信号线包括BL、BLB和RBL。模式控制电路用于切换行信号线和列信号线的接入状态。模式控制电路包括行开关组和列开关组。行开关组用于调整RBL的接线端口。列开关组分别用于调整RWL的接线端口，SW的接地状态。以及RWL和SW连通状态。量化电路用于对逻辑运算的结果进行量化和输出。本发明的电路具备数据存储和MAC功能，并克服了传统方案在集成度、功耗和能效方面的不足。

公开(公告)号：CN116052741A

公开(公告)日：2023-05-02

申请号：CN202310055641.6

申请日：2023-01-17

Applicant: 安徽大学

Inventor： 蔺智挺 ,  陈敏 ,  余克峰 ,  吴秀龙 ,  彭春雨 ,  李鑫 ,  郝礼才 ,  刘玉 ,  赵强 ,  卢文娟 ,  周永亮

IPC: G11C11/401 ,  G06F11/14

Abstract: 本发明属于集成电路技术领域，具体涉及一种非易失性3T1R1C存储电路、矫正电路、DRAM和存算电路。非易失性3T1R1C存储电路包括三个N型晶体管M0、M1、M2、一个称为R0的RRAM和一个电容C0；电路连接关系如下：M0、M1、M2的栅极分别作为控制端用于连接独立的字线WL_A、WL_B和WL_C；M0和M1的源极相连并连接在位线BL上；M1的漏极和M2的源极相连，并连接在C0的一端上，C0的另一端接地；M0和M2的漏极与R0的TE端相连，R0的BE端连接到字线SL。矫正电路用于解决3T1R1C存储电路数据恢复时的数据反相问题，DRAM和存算电路以3T1R1C存储电路为基本存储单元设计。本发明解决了DRAM断电丢数据，以及执行乘累加运算的精度易受到位线电压变化、驱动波动、器件不匹配等因素影响问题。

公开(公告)号：CN112259143B

公开(公告)日：2023-02-03

申请号：CN202011200576.4

申请日：2020-10-30

Applicant: 安徽大学

Inventor： 彭春雨 ,  朱亚男 ,  卢文娟 ,  赵强 ,  吴秀龙 ,  蔺智挺 ,  陈军宁

IPC: G11C11/412 ,  G11C11/417

Abstract: 本发明公开了一种读写分离的14T抗辐照SRAM存储单元电路结构，包括十个NMOS晶体管和四个PMOS晶体管，依次记为N1～N10，和P1～P4，PMOS晶体管P1和P2作为上拉管，外围存储节点由S1和S0控制，PMOS晶体管P3和P4交叉耦合；NMOS晶体管N3与N4作为下拉管，外围节点由NMOS晶体管N5和N6交叉耦合；NMOS晶体管N1与N2作为上拉管，外围存储节点S0和S1通过控制NMOS晶体管N3与N4对内部节点Q与QB进行加固，外围节点全部由NMOS晶体管包围，这种结构称为极性加固结构。该电路结构能有效优化单元稳定性，改善单元的读写能力，并提高存储单元的抗单粒子和多粒子翻转的能力。

公开(公告)号：CN111933195B

公开(公告)日：2022-11-01

申请号：CN202010902476.X

申请日：2020-09-01

Applicant: 安徽大学 ,  长鑫存储技术有限公司

Inventor： 蔺智挺 ,  温光雷 ,  何军 ,  应战 ,  李新 ,  曹堪宇 ,  卢文娟 ,  彭春雨 ,  吴秀龙 ,  陈军宁

IPC: G11C7/08 ,  G11C7/06

Abstract: 本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。灵敏放大器包括：放大模块；用于读取存储单元的数据；控制模块，与放大模块电连接；其中，在灵敏放大器的第一失调补偿阶段，控制模块用于将放大模块配置为包括第一反相器和第二反相器，第一反相器和第二反相器均为输入输出相连的反相器；在灵敏放大器的第二失调补偿阶段，控制模块用于将放大模块配置为包括电流镜结构。本公开可以实现灵敏放大器的失调补偿，进而提高半导体存储器的性能。

公开(公告)号：CN111863053B

公开(公告)日：2022-11-01

申请号：CN202010734507.5

申请日：2020-07-27

Applicant: 安徽大学 ,  长鑫存储技术有限公司

Inventor： 吴秀龙 ,  赵丽 ,  赵阳扩 ,  何军 ,  李新 ,  应战 ,  曹堪宇 ,  卢文娟 ,  彭春雨 ,  蔺智挺 ,  陈军宁

IPC: G11C7/08 ,  G11C7/06

Abstract: 本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。该灵敏放大器包括：放大模块；偏移电压存储单元，与放大模块电连接，用于在灵敏放大器的偏移消除阶段，存储放大模块的偏移电压；负载补偿单元，与放大模块电连接，用于在灵敏放大器的放大阶段，补偿所述放大模块的负载的差异。本公开可以提高灵敏放大器读取数据的准确性。