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公开(公告)号：CN116107963A
公开(公告)日：2023-05-12
申请号：CN202310131821.8
申请日：2023-02-17
Abstract: 本发明公开了一种基于忆阻器的存内逻辑电路、存内逻辑计算系统及应用，属于集成电路技术领域，存内逻辑电路包括：相互并联的第一存储单元和第二存储单元、及产生逻辑运算结果的灵敏放大器；两个存储单元包括串联连接的忆阻器和MOS选通管；用两个忆阻器的阻值态表示第一组逻辑输入信号，两个MOS选通管栅极施加的电位信号表示第二组逻辑输入信号。还提供了一种存内逻辑计算系统及应用。本发明的存内逻辑电路具有结构简单、能够实现非破坏性逻辑计算，将其应用在存内逻辑计算系统中，能够避免忆阻器频繁擦写带来的器件老化对忆阻器计算系统造成的可靠性影响，在提高逻辑计算单元与忆阻器阵列兼容性的同时，能够保证逻辑运算单元可编程的性能。
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公开(公告)号：CN115906976A
公开(公告)日：2023-04-04
申请号：CN202211461099.6
申请日：2022-11-16
Applicant: 北京大学
Abstract: 本发明提出了一种全模拟向量矩阵乘法存内计算电路及其应用，属于半导体和CMOS超大规模集成电路中存内计算技术领域。该电路包括输入电路、阵列、输出钳位电路和模拟移位相加单元，输入电路对模拟输入进行采样并保持，然后输入阵列，阵列采用阻性器件，以电导的形式存储权重，根据基尔霍夫定律与欧姆定律，模拟输入和电导进行相乘，完成输入与权重的向量矩阵乘法，输出钳位电路将阵列输出点钳位到零电平，并将电流形式的计算结果转换为电压形式输出，采用模拟移位相加单元电路将各列的计算结果移位相加以完成进位计算。本发明与传统以数模混合计算方式工作的存内计算电路不同，完全工作在模拟域，存内计算电路的面积与功耗问题得到有效改善。
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公开(公告)号：CN110751279B
公开(公告)日：2022-10-14
申请号：CN201910822008.9
申请日：2019-09-02
Applicant: 北京大学
Abstract: 本发明涉及一种铁电电容耦合神经网络电路结构及神经网络中向量与矩阵的乘法运算方法。该铁电电容耦合神经网络电路结构包括基于铁电电容的权值阵列，以及与权值阵列连接的外部电路结构；权值阵列的每一个权值单元包含一个场效应晶体管和一个铁电电容。外部电路结构包括多路选择器和神经元电路。将训练好的神经网络的权值预先写入到权值矩阵中；使用互补时钟控制多路选择器和神经元电路中的开关，实现神经网络中向量与矩阵的乘法运算。本发明利用铁电电容的非易失多值特性，通过电容电荷积累与电荷重分配的特性，可以高速度、低功耗地完成向量与矩阵的乘法，电路结构简单，与现有CMOS工艺兼容，对未来神经网络加速芯片的研究有着重要意义。
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公开(公告)号：CN113421963A
公开(公告)日：2021-09-21
申请号：CN202110647502.3
申请日：2021-06-10
IPC: H01L45/00
Abstract: 本发明公开了一种低功耗三维阻变存储器，在阻变存储器的电极与阻变薄膜之间插入了一层石墨烯阻挡层，所述石墨烯阻挡层为化学气相淀积法制备的石墨烯薄膜，其中存在少量纳米缺陷孔。该石墨烯阻挡层可以限制电极金属往阻变层的移动，使金属只能从少量的缺陷孔中通过，限制金属导电细丝的生长。因此，器件在数据写入过程中只能形成较细、较少的金属导电细丝，从而在数据擦除过程中大幅降低数据擦除电流，显著降低阻变存储器的功耗。
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Patent Agency Ranking
公开(公告)号：CN109728160B
公开(公告)日：2020-09-08
申请号：CN201811555663.4
申请日：2018-12-19
Applicant: 北京大学
Abstract: 本发明公布了一种氧化物忆阻器及其集成方法，基于当前集成电路制造业标准CMOS后端工艺，通过专门设计的工艺流程来来实现氧化物忆阻器的制备，减小忆阻器对后端工艺的影响，以更好地兼容后端工艺。本发明使得在普通传统CMOS工艺线上制作忆阻器及其阵列成为可能。此外，忆阻器有助于研究阻变机理、可靠性、耐久性等等大规模制备相关的能力，对于新一代存储器以及人工神经网络的研究有着重要意义。
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公开(公告)号：CN105895152B
公开(公告)日：2019-05-21
申请号：CN201610202361.3
申请日：2016-04-01
Applicant: 北京大学
IPC: G11C13/00
Abstract: 本发明提供一种基于单向导通存储单元的存储阵列读取方法，该存储阵列包括多条字线和与字线交叉的多条位线；设于各字线和各位线交叉点并与字线和位线连接的多个存储单元，该存储单元单向导通；以及外围读出电路，对连接到同一位线的存储单元进行读写；其步骤包括：对选中的存储单元所属字线施加一第一电压，对存储阵列的其它字线施加一第二电压；同时对该存储单元所属位线施加一第二电压，对其它位线施加一第一电压；通过外围读出电路读写该存储单元所在位线。
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公开(公告)号：CN109728160A
公开(公告)日：2019-05-07
申请号：CN201811555663.4
申请日：2018-12-19
Applicant: 北京大学
Abstract: 本发明公布了一种氧化物忆阻器及其集成方法，基于当前集成电路制造业标准CMOS后端工艺，通过专门设计的工艺流程来来实现氧化物忆阻器的制备，减小忆阻器对后端工艺的影响，以更好地兼容后端工艺。本发明使得在普通传统CMOS工艺线上制作忆阻器及其阵列成为可能。此外，忆阻器有助于研究阻变机理、可靠性、耐久性等等大规模制备相关的能力，对于新一代存储器以及人工神经网络的研究有着重要意义。
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公开(公告)号：CN105742491B
公开(公告)日：2018-06-12
申请号：CN201610202876.3
申请日：2016-04-01
Applicant: 北京大学
Abstract: 本发明公开了一种平面非易失性阻变存储器及其制备方法。本发明的阻变存储器在衬底的水平方向上形成电极‑阻变层‑电极的平面结构；采用侧墙结构制备阻变层，通过适当的设计可以在一定程度上控制侧墙的厚度和宽度；利用侧墙加上选择性腐蚀工艺可以实现小尺寸纳米级水平“宽度”的阻变层，也就是制作平面阻变存储器所需的两个电极之间的间隙。采用这种方法巧妙的避开了工艺和设备带来的局限性，即使不采用现有最先进的工艺也可实现小尺寸纳米级的器件，并且本发明中所采用的工艺完全兼容CMOS的工艺制程，扩大了其应用的范围；纳米平面阻变存储器的制备不仅对于阻变存储器的研究有着重要意义，对于业界阻变存储器的制备工艺也起着重要作用。
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