公开(公告)号：CN102208351B

公开(公告)日：2012-10-10

申请号：CN201110139383.7

申请日：2011-05-27

Applicant: 北京大学

Inventor： 黄如 ,  诸葛菁 ,  樊捷闻 ,  艾玉杰 ,  王润声 ,  黄欣

IPC: H01L21/336 ,  B82Y40/00

Abstract: 本发明公布了一种以空气为侧墙的围栅硅纳米线晶体管的制备方法。包括：隔离并淀积SiO2；定义纳米线区域和大源漏区域；将光刻胶上的图形转移到SiO2硬掩膜上；淀积与Si有高刻蚀选择比的材料A；定义Fin硬掩膜；将光刻胶上的图形转移到材料A硬掩膜上；源漏注入；形成Si Fin和大源漏；形成纳米线；定义沟道区；将光刻胶上露出来区域的材料A去除；将光刻胶露出来区域的SiO2去除；形成栅氧化层；淀积多晶硅；多晶硅注入；淀积SiN；定义栅线条；形成栅线条；淀积SiN；形成SiN侧墙；淀积和化学机械抛光SiO2；湿法腐蚀SiN；淀积SiO2；退火；完成器件制备。本发明空气侧墙的引入能有效减小器件的寄生电容，提高器件瞬态响应特性，适用于高性能逻辑电路应用。

公开(公告)号：CN101847576B

公开(公告)日：2012-01-25

申请号：CN201010153583.3

申请日：2010-04-23

Applicant: 北京大学

Inventor： 黄如 ,  浦双双 ,  许晓燕 ,  安霞 ,  郝志华 ,  范春晖 ,  王润声 ,  艾玉杰

IPC: H01L21/027 ,  H01L21/306 ,  H01L21/316 ,  G03F7/00

Abstract: 本发明提供了一种制备超窄槽的方法，属于超大规模集成电路制造技术领域。该方法具体包括：首先在衬底上制备化学机械抛光停止层；然后淀积一氮化硅层，在氮化硅层上淀积一多晶硅层；随后将多晶硅加工成窄槽；再将多晶硅上定义出的窄槽转移到衬底材料上，从而实现在衬底材料上制备超窄槽。本发明制备出的多晶硅超窄槽的截面形状接近理想矩形，从而在衬底材料上制备出的超窄槽的形状也接近矩形，且此方法制备超窄槽的宽度可以精确控制到10纳米。此外，采用此工艺制备出的超窄槽左右两侧材料分布情况一致，因此可以制备出左右两侧深度相同的衬底材料的超窄槽。

公开(公告)号：CN102214595A

公开(公告)日：2011-10-12

申请号：CN201110139058.0

申请日：2011-05-26

Applicant: 北京大学

Inventor： 黄如 ,  诸葛菁 ,  樊捷闻 ,  艾玉杰 ,  王润声 ,  黄欣

IPC: H01L21/762 ,  H01L21/8238 ,  B82B3/00

CPC classification number: H01L29/78696 ,  H01L21/76289 ,  H01L29/0673 ,  H01L29/42392 ,  H01L29/66772

Abstract: 本发明提供了一种空气为侧墙的围栅硅纳米线晶体管的制备方法，包括：隔离并淀积SiN；淀积SiO2；定义沟道区和大源漏区；将光刻胶上的图形转移到SiN和SiO2硬掩膜上；淀积与Si有高刻蚀选择比的材料；定义Fin条；形成Fin和大源漏的硬掩膜；形成Si Fin条和大源漏；淀积SiN；刻蚀SiN，形成SiN侧墙；氧化，形成纳米线；去除氧化层，形成悬空纳米线；形成栅氧化层；淀积多晶硅；定义栅线条；将光刻胶上的图形转移到多晶硅上；多晶硅和源漏注入；湿法腐蚀SiN；淀积SiO2，形成空气侧墙；退火激活杂质；完成器件制备。本发明的方法，与CMOS工艺流程相兼容，空气侧墙的引入能有效减小器件的寄生电容，提高器件瞬态响应特性，适用于高性能逻辑电路应用。

公开(公告)号：CN102157556A

公开(公告)日：2011-08-17

申请号：CN201110029601.1

申请日：2011-01-27

Applicant: 北京大学

Inventor： 邹积彬 ,  黄如 ,  王润声 ,  杨庚雨 ,  艾玉洁 ,  樊捷闻

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/10

Abstract: 本发明提供了一种埋沟结构硅基围栅晶体管，属于微电子半导体器件领域。该晶体管包括沟道区、栅介质、栅区、源区、漏区和源漏端外延区，其中，沟道区为硅纳米线结构，包括三层，内部是圆柱形的沟道区下层，包裹在其外的两层分别是沟道区和沟道区上层，沟道区上层和沟道区下层掺杂有类型相反的杂质，沟道区上层外覆盖一层栅介质区，栅区位于栅介质的外层。本发明基于氧化分凝技术制备出适合应用在高速电路中的埋沟结构硅基围栅晶体管，避免了围栅器件多晶向带来的迁移率下降和严重的随机电报噪声现象。

公开(公告)号：CN102053114A

公开(公告)日：2011-05-11

申请号：CN201010528764.X

申请日：2010-11-02

Applicant: 北京大学

Inventor： 邹积彬 ,  黄如 ,  王润声 ,  艾玉杰 ,  樊捷闻

IPC: G01N27/60

CPC classification number: H01L22/14 ,  G01R31/2621 ,  G01R31/2642 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了无衬底引出半导体器件的栅介质层陷阱密度的测试方法。所述器件的源漏左右对称，测试仪连接源漏的探针及电缆左右对称，首先控制栅、源、漏的偏压设置使器件处于不形成反型层且栅介质层陷阱不限制电荷的初始状态，然后通过改变偏压设置依次循环进行下述步骤：1)将载流子通过源漏送入沟道产生反型层，且部分载流子被栅介质层陷阱限制；2)将反型层载流子分别引回源漏，但被栅介质层陷阱限制住的载流子不流回沟道；3)使栅介质层陷阱限制的载流子仅通过漏端流出；根据循环周期、器件沟道尺寸和源漏直流电流计算出栅介质层陷阱密度。该方法简便有效，设备简单，成本低廉，适用于无衬底引出器件，特别是围栅器件的栅介质层陷阱测试。

公开(公告)号：CN101789374A

公开(公告)日：2010-07-28

申请号：CN201010100174.7

申请日：2010-01-22

Applicant: 北京大学

Inventor： 艾玉杰 ,  黄如 ,  郝志华 ,  范春晖 ,  浦双双 ,  王润声 ,  云全新

IPC: H01L21/329 ,  H01L21/3105

Abstract: 本发明公开了一种自对准制备平面碰撞电离场效应晶体管(IMOS)的方法，降低了制备平面IMOS对光刻工艺的要求。该方法中，IMOS的源漏区、沟道区与碰撞电离区是由一次光刻定义出来的，不存在对准偏差的影响，通过在后续工艺中选择性湿法腐蚀源区、漏区和碰撞电离区上方的介质膜，可以依次自对准的将它们制备出来，由此消除了传统制备IMOS工艺中多次光刻之间对准偏差的影响，有利于制备出特性稳定可靠的平面IMOS器件。

公开(公告)号：CN101295677A

公开(公告)日：2008-10-29

申请号：CN200710098812.4

申请日：2007-04-27

Applicant: 北京大学

Inventor： 田豫 ,  黄如 ,  王逸群 ,  王润声 ,  王阳元

IPC: H01L21/8238 ,  H01L21/336

Abstract: 本发明公开了一种体硅纳米线晶体管器件的制备方法，属于CMOS超大规模集成电路(ULSI)制造技术领域。该方法通过自上而下的途径实现体硅纳米线结构，器件产生的大量热可以通过源漏区从衬底区散出，有效抑制了器件的自热效应。另外由于体硅纳米线晶体管器件的源漏与衬底相连接，可以实现大扇出的深的源漏结，有效降低寄生电阻，可以完全体现硅纳米线结构的特性优势，工艺可控性强，且与传统的工艺技术相兼容。与SOI(Silicon on Insulator)硅片比较，还可以有效降低工艺制作成本。

公开(公告)号：CN101068029A

公开(公告)日：2007-11-07

申请号：CN200710105963.8

申请日：2007-06-05

Applicant: 北京大学

Inventor： 周发龙 ,  吴大可 ,  黄如 ,  王润声 ,  张兴 ,  王阳元

IPC: H01L29/78 ,  H01L29/423 ,  H01L21/336 ,  H01L21/28

Abstract: 本发明提供了一种双鳍型沟道双栅多功能场效应晶体管及其制备方法，属于超大规模集成电路中的金属氧化物半导体场效应晶体管技术领域。该场效应晶体管基于体硅衬底；沟道为两个完全相同的截面为长方形的鳍型Fin，形成双鳍型沟道；每个鳍型沟道的外侧为栅氧和前栅，内侧为隧穿氧化层、氮化硅陷阱层、阻挡氧化层和背栅，形成双栅结构；双鳍型沟道的两端连接共同的n+源和n+漏，前栅和背栅自对准、对n+源和n+漏的覆盖很小；双鳍型沟道的正下方和体硅衬底之间有一层厚的二氧化硅绝缘层，而n+源和n+漏都与体硅衬底相连，形成双鳍型沟道即体在绝缘层上的结构。本发明具有高性能MOSFET逻辑器件的功能，快闪存储器的功能，无电容式DRAM的功能。

公开(公告)号：CN117832173B

公开(公告)日：2025-03-21

申请号：CN202311740316.X

申请日：2023-12-18

Applicant: 北京大学

Inventor： 吴恒 ,  王润声 ,  黎明 ,  卢浩然 ,  孙嘉诚 ,  黄如

IPC: H10D84/03 ,  H10D84/83 ,  H10D84/85

Abstract: 本申请提供一种半导体结构的制备方法、半导体结构及半导体器件，上述方法包括：提供一形成有鳍状结构的衬底；其中，鳍状结构包括在第一方向上排布的器件区和场区；去除鳍状结构中位于场区的第一部分，保留场区的第二部分；基于鳍状结构的上部，形成第一半导体结构，第一半导体结构包括第一源漏结构、第一源漏金属和第一层间介质层；倒片并去除衬底，以暴露鳍状结构的下部；去除场区的第二部分，以暴露第一层间介质层；基于鳍状结构的下部，形成第二半导体结构，第二半导体结构包括第二源漏结构、第二源漏金属和第二层间介质层；第一层间介质层和第二层间介质层中形成有互连通孔结构；互连通孔结构与第一源漏金属、第二源漏金属连接。

公开(公告)号：CN119476155A

公开(公告)日：2025-02-18

申请号：CN202411597634.X

申请日：2024-11-11

Applicant: 无锡北京大学电子设计自动化研究院

Inventor： 林亦波 ,  郭资政 ,  张作栋 ,  王润声 ,  黄如

IPC: G06F30/3312

Abstract: 本申请涉及一种集成电路延迟确定方法、装置、设备、介质和产品，其中方法包括：获取目标集成电路的时钟线网的有向无环图、预设的时序路径集合以及时序例外集合，其中，时序例外集合中包括各种时序例外对应的子图规则；根据子图规则中的关键节点，确定各时序例外路径对应的影响区域，并根据预设的微指令编译方法，确定影响区域内各个影响节点的微指令；根据微指令对各影响节点进行分类讨论，并根据分类讨论的结果确定各影响节点对应的一个或多个标签，以根据标签得到时序例外标签图，标签中存储有各影响节点的延迟，以实现目标集成电路的延迟最小值和延迟最大值的确定。本申请采用上述方法可以提升集成电路延迟确定方法的效率以及可靠性。