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公开(公告)号：CN103325835B
公开(公告)日：2015-10-21
申请号：CN201310202568.7
申请日：2013-05-28
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC: H01L29/78 , H01L29/423
Abstract: 一种具有结型场板结构的SOI功率LDMOS器件，属于功率半导体器件技术领域。这种JFP SOI LDMOS器件采用PN结作为场板，并利用高K介质作为场板介质。一方面，结型场板的PN结电场调制器件表面电场，改善器件的电场分布，提高器件耐压；另一方面，在反向阻断状态时，结型场板辅助耗尽器件漂移区，使器件漂移区掺杂浓度大幅提高，从而降低导通电阻；高K介质用作场介质层，更有利于导通电阻和静态功耗的降低。与常规金属场板相比，结型场板技术还有效地避免了场板末端存在电场尖峰的缺陷；与多晶电阻场板相比，结型场板PN结势垒的存在能避免大的泄漏电流的产生。此外，本发明也与SOI CMOS电路具有很好的兼容性。
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公开(公告)号：CN102751199B
公开(公告)日：2014-12-17
申请号：CN201210226462.6
申请日：2012-07-03
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC: H01L21/336
Abstract: 本发明公开了一种槽型半导体功率器件的制造方法，涉及半导体功率器件技术领域，通过刻蚀槽、采用各向异性外延技术生长填充槽形成第二半导体区、在第二半导体区顶部局部刻蚀形成窄且高浓度的n或p柱、填充绝缘介质以及平坦化，之后采用外延横向过生长形成体区等关键工艺步骤,具有以下优点：避免了沟槽的填充及平坦化、槽栅制作及平坦化对已形成的体区、体接触区以及源区产生的不利影响；槽栅底部与体区下界面平齐或低于体区下界面，从而提高器件耐压；不需要复杂的掩模，避免了小角度注入工艺对沟道区的影响；避免采用多次外延注入的方式形成超结以及所带来得晶格缺陷；大大降低了导通电阻。
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公开(公告)号：CN103268890B
公开(公告)日：2015-08-19
申请号：CN201310202668.X
申请日：2013-05-28
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
Abstract: 一种具有结型场板的功率LDMOS器件，属于功率半导体器件技术领域。本发明在常规LDMOS器件的衬底中形成与衬底掺杂类型相反的埋层，在器件漂移区表面形成由PN结构成的结型场板。本发明利用结型场板中PN结电场分布调制器件表面电场，使器件表面电场分布更加均匀，能有效避免金属场板末端电场尖峰的不足，提高器件的击穿特性；反向阻断状态下，结型场板对漂移区有辅助耗尽作用，能大幅提高漂移区掺杂水平，降低器件导通电阻；同时，结型场板中PN结反向偏置时反向电流小，有利降低场板中的泄漏电流，衬底中的埋层能有效提高器件耐压特性。本发明的器件具有高压、低功耗、低成本与易集成的特点，适用于功率集成电路与射频功率集成电路。
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公开(公告)号：CN102723355A
公开(公告)日：2012-10-10
申请号：CN201210220695.5
申请日：2012-06-29
Applicant: 电子科技大学
CPC classification number: H01L29/7813 , H01L29/0634 , H01L29/0653 , H01L29/0878 , H01L29/7397
Abstract: 本发明涉及半导体技术。本发明解决了现有半导体器件在介质槽相对大间距、小密度情况下无法发挥高K介质作用问题，提供了一种槽栅半导体功率器件，其技术方案可概括为：槽栅半导体功率器件，其在半导体漂移区左右两侧增加了两个高K介质区，半导体漂移区中第一半导体区的两侧与两个第二半导体区相接触，两个高K介质区分别与两个第二半导体区的另一侧相接触。本发明的有益效果是，降低比导通电阻，提高耐压，适用于MOS器件或MOS控制的半导体器件。
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公开(公告)号：CN102969355B
公开(公告)日：2015-06-17
申请号：CN201210441287.2
申请日：2012-11-07
Applicant: 电子科技大学
Abstract: 一种SOI基PMOSFET功率器件，属于功率半导体器件技术领域。本发明提供的SOI基PMOSFET功率器件采用N型SOI基，便于和N沟道功率器件相集成；同时，其漂移区是在SOI基的N型SOI半导体层表面注入P型阱区所形成，在反向阻断状态下，接高电位的N型SOI半导体层对P型漂移区二维耗尽而产生RESURF效应，这有效地提高了器件的击穿电压和漂移区浓度，且大大降低了导通电阻；再有，该SOI基PMOSFET功率器件利用介质槽来承担横向压降，使得在很小的器件横向尺寸下就能获得高的击穿电压，从而能够有效地缩小器件的横向尺寸。
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Patent Agency Ranking
公开(公告)号：CN102945799B
公开(公告)日：2015-04-29
申请号：CN201210306150.6
申请日：2012-08-24
Applicant: 电子科技大学
IPC: H01L21/28 , H01L21/336
Abstract: 本发明涉及半导体技术。本发明解决了现有具有槽栅超结的半导体功率器件的制造工艺难度较大的问题，提供了一种纵向功率半导体器件的制造方法，其技术方案可概括为：首先外延形成第一半导体区，在其顶部生长氧化层及淀积掩蔽层，并进行光刻，刻蚀形成第一沟槽，再在第一沟槽两侧壁形成氧化层，并湿法刻蚀去除该氧化层，再在其内壁形成氧化层，并在第一沟槽两侧壁形成第二半导体区，之后去除该氧化层，然后再次形成氧化层，填充绝缘介质并进行平坦化，再形成体区，在体区上刻蚀形成第二沟槽，并制作槽栅，最后形成源区和体接触区，并进行各电极制备以及表面钝化工艺。本发明的有益效果是，工艺难度较低，适用于MOS控制的纵向器件。
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公开(公告)号：CN102738240A
公开(公告)日：2012-10-17
申请号：CN201210179867.9
申请日：2012-06-04
Applicant: 电子科技大学
IPC: H01L29/78 , H01L29/423
Abstract: 一种双栅功率MOSFET器件，属于半导体功率器件技术领域。本发明在普通双栅LDMOS器件的基础上，通过将与漏极金属相连的漏极接触区向有源层下方延伸，形成纵向漏极接触区（12a），并在有源层和衬底之间引入一层与纵向漏极接触区（12a）下端相连的重掺杂埋层—即横向漏极接触区（12b），缩短了电流导通路径，同时采用双栅结构形成双电流通道，提高电流流通面积，大大降低导通电阻和功耗；对于相同的器件横向尺寸，器件耐压仅略微下降。
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公开(公告)号：CN103928522B
公开(公告)日：2016-04-27
申请号：CN201410142500.9
申请日：2014-04-10
Applicant: 电子科技大学
IPC: H01L29/78 , H01L29/423
Abstract: 一种槽型积累层MOSFET器件，属于功率半导体器件技术领域。本发明在纵向MOSFET器件的源漏之间的漂移区中引入介质槽，槽内填充介电常数较小的介质材料；介质槽被第二导电类型重掺杂栅端欧姆接触区、第二导电类型高阻区、第一导电类型高阻区、第一导电类型重掺杂场截止区和第二导电类型漏端接触区构成的辅助电荷积累层所包围，辅助电荷积累层又被介质隔离层所包围。本发明通过引入辅助电荷积累层，器件正向导通时在漂移区内靠近介质隔离层附近形成高浓度的载流子积累层，从而大幅降低导通电阻，进而降低功耗；在器件关断时提高介质槽中的电场强度从而提高器件耐压；同时介质槽在提高器件耐压的同时缩小了器件的横向尺寸，降低了比导通电阻。
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公开(公告)号：CN102723355B
公开(公告)日：2015-06-10
申请号：CN201210220695.5
申请日：2012-06-29
Applicant: 电子科技大学
CPC classification number: H01L29/7813 , H01L29/0634 , H01L29/0653 , H01L29/0878 , H01L29/7397
Abstract: 本发明涉及半导体技术。本发明解决了现有半导体器件在介质槽相对大间距、小密度情况下无法发挥高K介质作用问题，提供了一种槽栅半导体功率器件，其技术方案可概括为：槽栅半导体功率器件，其在半导体漂移区左右两侧增加了两个高K介质区，半导体漂移区中第一半导体区的两侧与两个第二半导体区相接触，两个高K介质区分别与两个第二半导体区的另一侧相接触。本发明的有益效果是，降低比导通电阻，提高耐压，适用于MOS器件或MOS控制的半导体器件。
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公开(公告)号：CN103928522A
公开(公告)日：2014-07-16
申请号：CN201410142500.9
申请日：2014-04-10
Applicant: 电子科技大学
IPC: H01L29/78 , H01L29/423
CPC classification number: H01L29/7816 , H01L29/0634
Abstract: 一种槽型积累层MOSFET器件，属于功率半导体器件技术领域。本发明在纵向MOSFET器件的源漏之间的漂移区中引入介质槽，槽内填充介电常数较小的介质材料；介质槽被第二导电类型重掺杂栅端欧姆接触区、第二导电类型高阻区、第一导电类型高阻区、第一导电类型重掺杂场截止区和第二导电类型漏端接触区构成的辅助电荷积累层所包围，辅助电荷积累层又被介质隔离层所包围。本发明通过引入辅助电荷积累层，器件正向导通时在漂移区内靠近介质隔离层附近形成高浓度的载流子积累层，从而大幅降低导通电阻，进而降低功耗；在器件关断时提高介质槽中的电场强度从而提高器件耐压；同时介质槽在提高器件耐压的同时缩小了器件的横向尺寸，降低了比导通电阻。
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