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公开(公告)号：CN102751199B
公开(公告)日：2014-12-17
申请号：CN201210226462.6
申请日：2012-07-03
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC: H01L21/336
Abstract: 本发明公开了一种槽型半导体功率器件的制造方法，涉及半导体功率器件技术领域，通过刻蚀槽、采用各向异性外延技术生长填充槽形成第二半导体区、在第二半导体区顶部局部刻蚀形成窄且高浓度的n或p柱、填充绝缘介质以及平坦化，之后采用外延横向过生长形成体区等关键工艺步骤,具有以下优点：避免了沟槽的填充及平坦化、槽栅制作及平坦化对已形成的体区、体接触区以及源区产生的不利影响；槽栅底部与体区下界面平齐或低于体区下界面，从而提高器件耐压；不需要复杂的掩模，避免了小角度注入工艺对沟道区的影响；避免采用多次外延注入的方式形成超结以及所带来得晶格缺陷；大大降低了导通电阻。
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公开(公告)号：CN102723355A
公开(公告)日：2012-10-10
申请号：CN201210220695.5
申请日：2012-06-29
Applicant: 电子科技大学
CPC classification number: H01L29/7813 , H01L29/0634 , H01L29/0653 , H01L29/0878 , H01L29/7397
Abstract: 本发明涉及半导体技术。本发明解决了现有半导体器件在介质槽相对大间距、小密度情况下无法发挥高K介质作用问题，提供了一种槽栅半导体功率器件，其技术方案可概括为：槽栅半导体功率器件，其在半导体漂移区左右两侧增加了两个高K介质区，半导体漂移区中第一半导体区的两侧与两个第二半导体区相接触，两个高K介质区分别与两个第二半导体区的另一侧相接触。本发明的有益效果是，降低比导通电阻，提高耐压，适用于MOS器件或MOS控制的半导体器件。
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公开(公告)号：CN102738240B
公开(公告)日：2015-05-27
申请号：CN201210179867.9
申请日：2012-06-04
Applicant: 电子科技大学
IPC: H01L29/78 , H01L29/423
Abstract: 一种双栅功率MOSFET器件，属于半导体功率器件技术领域。本发明在普通双栅LDMOS器件的基础上，通过将与漏极金属相连的漏极接触区向有源层下方延伸，形成纵向漏极接触区（12a），并在有源层和衬底之间引入一层与纵向漏极接触区（12a）下端相连的重掺杂埋层—即横向漏极接触区（12b），缩短了电流导通路径，同时采用双栅结构形成双电流通道，提高电流流通面积，大大降低导通电阻和功耗；对于相同的器件横向尺寸，器件耐压仅略微下降。
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公开(公告)号：CN102832237B
公开(公告)日：2015-04-01
申请号：CN201210226454.1
申请日：2012-07-03
Applicant: 电子科技大学
IPC: H01L29/423 , H01L29/06 , H01L29/08 , H01L29/78
Abstract: 本发明公开了一种槽型半导体功率器件，涉及槽型半导体功率器件技术领域，包括衬底层和有源层，所述有源层中形成有槽栅，槽栅纵向至少伸入到有源层中；在体接触区和漏区之间形成有阶梯型的介质槽，阶梯型的介质槽宽度较大的那一端更接近衬底层，介质槽分别与漏区和体接触区接触；介质槽中介质的介电系数小于有源层材料的介电系数；本发明具有以下优点：第一、器件耐压大大提高；第二、槽栅增大了器件有效拓展纵向导电区域和介质槽辅助耗尽漂移区，使得比导通电阻降低，进而降低功耗，同时栅槽也作为介质隔离槽，节省了隔离槽的面积；第三、介质槽折叠了漂移区以及在介质槽界面处的电荷积累区也是漏区或体接触区，大大缩小了器件尺寸。
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公开(公告)号：CN102945799A
公开(公告)日：2013-02-27
申请号：CN201210306150.6
申请日：2012-08-24
Applicant: 电子科技大学
IPC: H01L21/28 , H01L21/336
Abstract: 本发明涉及半导体技术。本发明解决了现有具有槽栅超结的半导体功率器件的制造工艺难度较大的问题，提供了一种纵向功率半导体器件的制造方法，其技术方案可概括为：首先外延形成第一半导体区，在其顶部生长氧化层及淀积掩蔽层，并进行光刻，刻蚀形成第一沟槽，再在第一沟槽两侧壁形成氧化层，并湿法刻蚀去除该氧化层，再在其内壁形成氧化层，并在第一沟槽两侧壁形成第二半导体区，之后去除该氧化层，然后再次形成氧化层，填充绝缘介质并进行平坦化，再形成体区，在体区上刻蚀形成第二沟槽，并制作槽栅，最后形成源区和体接触区，并进行各电极制备以及表面钝化工艺。本发明的有益效果是，工艺难度较低，适用于MOS控制的纵向器件。
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Patent Agency Ranking
公开(公告)号：CN102723355B
公开(公告)日：2015-06-10
申请号：CN201210220695.5
申请日：2012-06-29
Applicant: 电子科技大学
CPC classification number: H01L29/7813 , H01L29/0634 , H01L29/0653 , H01L29/0878 , H01L29/7397
Abstract: 本发明涉及半导体技术。本发明解决了现有半导体器件在介质槽相对大间距、小密度情况下无法发挥高K介质作用问题，提供了一种槽栅半导体功率器件，其技术方案可概括为：槽栅半导体功率器件，其在半导体漂移区左右两侧增加了两个高K介质区，半导体漂移区中第一半导体区的两侧与两个第二半导体区相接触，两个高K介质区分别与两个第二半导体区的另一侧相接触。本发明的有益效果是，降低比导通电阻，提高耐压，适用于MOS器件或MOS控制的半导体器件。
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公开(公告)号：CN102832237A
公开(公告)日：2012-12-19
申请号：CN201210226454.1
申请日：2012-07-03
Applicant: 电子科技大学
IPC: H01L29/423 , H01L29/06 , H01L29/08 , H01L29/78
Abstract: 本发明公开了一种槽型半导体功率器件，涉及槽型半导体功率器件技术领域，包括衬底层和有源层，所述有源层中形成有槽栅，槽栅纵向至少伸入到有源层中；在体接触区和漏区之间形成有阶梯型的介质槽，阶梯型的介质槽宽度较大的那一端更接近衬底层，介质槽分别与漏区和体接触区接触；介质槽中介质的介电系数小于有源层材料的介电系数；本发明具有以下优点：第一、器件耐压大大提高；第二、槽栅增大了器件有效拓展纵向导电区域和介质槽辅助耗尽漂移区，使得比导通电阻降低，进而降低功耗，同时栅槽也作为介质隔离槽，节省了隔离槽的面积；第三、介质槽折叠了漂移区以及在介质槽界面处的电荷积累区也是漏区或体接触区，大大缩小了器件尺寸。
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公开(公告)号：CN102751199A
公开(公告)日：2012-10-24
申请号：CN201210226462.6
申请日：2012-07-03
Applicant: 电子科技大学
IPC: H01L21/336
Abstract: 本发明公开了一种槽型半导体功率器件的制造方法，涉及半导体功率器件技术领域，通过刻蚀槽、采用各向异性外延技术生长填充槽形成第二半导体区、在第二半导体区顶部局部刻蚀形成窄且高浓度的n或p柱、填充绝缘介质以及平坦化，之后采用外延横向过生长形成体区等关键工艺步骤,具有以下优点：避免了沟槽的填充及平坦化、槽栅制作及平坦化对已形成的体区、体接触区以及源区产生的不利影响；槽栅底部与体区下界面平齐或低于体区下界面，从而提高器件耐压；不需要复杂的掩模，避免了小角度注入工艺对沟道区的影响；避免采用多次外延注入的方式形成超结以及所带来得晶格缺陷；大大降低了导通电阻。
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公开(公告)号：CN102945799B
公开(公告)日：2015-04-29
申请号：CN201210306150.6
申请日：2012-08-24
Applicant: 电子科技大学
IPC: H01L21/28 , H01L21/336
Abstract: 本发明涉及半导体技术。本发明解决了现有具有槽栅超结的半导体功率器件的制造工艺难度较大的问题，提供了一种纵向功率半导体器件的制造方法，其技术方案可概括为：首先外延形成第一半导体区，在其顶部生长氧化层及淀积掩蔽层，并进行光刻，刻蚀形成第一沟槽，再在第一沟槽两侧壁形成氧化层，并湿法刻蚀去除该氧化层，再在其内壁形成氧化层，并在第一沟槽两侧壁形成第二半导体区，之后去除该氧化层，然后再次形成氧化层，填充绝缘介质并进行平坦化，再形成体区，在体区上刻蚀形成第二沟槽，并制作槽栅，最后形成源区和体接触区，并进行各电极制备以及表面钝化工艺。本发明的有益效果是，工艺难度较低，适用于MOS控制的纵向器件。
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公开(公告)号：CN102738240A
公开(公告)日：2012-10-17
申请号：CN201210179867.9
申请日：2012-06-04
Applicant: 电子科技大学
IPC: H01L29/78 , H01L29/423
Abstract: 一种双栅功率MOSFET器件，属于半导体功率器件技术领域。本发明在普通双栅LDMOS器件的基础上，通过将与漏极金属相连的漏极接触区向有源层下方延伸，形成纵向漏极接触区（12a），并在有源层和衬底之间引入一层与纵向漏极接触区（12a）下端相连的重掺杂埋层—即横向漏极接触区（12b），缩短了电流导通路径，同时采用双栅结构形成双电流通道，提高电流流通面积，大大降低导通电阻和功耗；对于相同的器件横向尺寸，器件耐压仅略微下降。
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