公开(公告)号：CN101277880A

公开(公告)日：2008-10-01

申请号：CN200580051754.9

申请日：2005-10-04

Applicant: 富士通株式会社

Inventor： 永井孝一 ,  中村亘

IPC: B65G1/137

CPC classification number: G06Q10/08 ,  G06Q10/087 ,  G06Q50/30

Abstract: 一种物品管理系统，其特征在于，包括：IC标签；多个IC读卡机，用于电子地检测该IC标签；以及监视控制部，响应所述IC标签的移动而通过所述多个IC读卡机依次检测出所述IC标签的位置，判定由所述依次被检测出的位置表示的移动路径是否为正常的路径，并在所述判定的结果不是正常的路径时发出警报。

公开(公告)号：CN101051627A

公开(公告)日：2007-10-10

申请号：CN200710104102.8

申请日：2003-04-24

Applicant: 富士通株式会社

Inventor： 和泉宇俊 ,  斋藤仁 ,  佐次田直也 ,  西乡薰 ,  永井孝一

IPC: H01L23/00 ,  H01L23/485 ,  H01L23/522 ,  H01L21/60 ,  H01L21/768 ,  H01L21/314

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 在半导体基板上形成半导体元件后，在上述半导体元件的上方形成一个或两个以上的配线层。接着，在最上配线层的上方形成防止水分进入到其下层侧的水分进入防止膜。并且，在上述水分进入防止膜的上方，形成与上述半导体元件连接的焊盘按照这样的方法，可以更可靠地防止水分进入半导体元件中。

公开(公告)号：CN1841746A

公开(公告)日：2006-10-04

申请号：CN200510092679.2

申请日：2005-08-19

Applicant: 富士通株式会社

Inventor： 菊池秀明 ,  永井孝一

IPC: H01L27/10 ,  H01L21/00 ,  H01L21/02 ,  H01L21/82 ,  H01L21/314

CPC classification number: H01L27/11507 ,  H01L27/11502 ,  H01L28/57 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体器件及其制造方法。其中，形成厚度大于布线的Al2O3膜作为保护膜，然后通过CMP处理研磨Al2O3膜，直到露出导电阻挡膜。也就是，通过使用导电阻挡膜作为停止膜，对Al2O3膜进行CMP处理。接下来，例如通过高密度等离子体法在整个表面上形成氧化硅膜，然后将其表面平坦化。随后，在氧化硅膜上形成另一层Al2O3膜，作为用以防止氢或湿气侵入的保护膜。此外，例如通过高密度等离子体法在Al2O3膜上形成另一层氧化硅膜。然后，穿过氧化硅膜、Al2O3膜及氧化硅膜形成到达导电阻挡膜的通孔，然后在其中埋入W塞。

公开(公告)号：CN1841647A

公开(公告)日：2006-10-04

申请号：CN200510092678.8

申请日：2005-08-19

Applicant: 富士通株式会社

Inventor： 永井孝一 ,  斋藤仁 ,  菅原薰 ,  高桥诚 ,  工藤正仁 ,  浅井一弘 ,  宫崎幸正 ,  佐藤胜广 ,  西乡薰

IPC: H01L21/00 ,  H01L21/314

Abstract: 本发明提供一种半导体器件及其制造方法。在形成铁电电容器之后，形成与铁电电容器连接的Al布线(导电焊盘)。然后，在Al布线周围形成氧化硅膜和氮化硅膜。随后，形成Al2O3膜，作为抑制水分渗入到氧化硅膜中的防渗膜。

公开(公告)号：CN100431155C

公开(公告)日：2008-11-05

申请号：CN200510009571.2

申请日：2005-02-25

Applicant: 富士通株式会社

Inventor： 永井孝一 ,  菊池秀明 ,  佐次田直也 ,  尾崎康孝

IPC: H01L27/105 ,  H01L21/8239

Abstract: 本发明提供了一种半导体器件，该半导体器件包括：形成在半导体衬底10上的第一绝缘膜26、掩埋在形成的下至源/漏扩散层22的第一接触孔28a内的第一导电塞32、形成在第一绝缘膜26上的电容器44、形成在第一绝缘膜26上并覆盖电容器44的第一氢扩散阻止膜48、形成在第一氢扩散阻止膜上且表面被平坦化的第二绝缘膜50、形成在第一氢扩散阻止膜48上且表面被平坦化的第二氢扩散阻止膜52、形成在第二绝缘膜50上的第二氢扩散阻止膜52、掩埋在形成的下至电容器44的下电极38或上电极42的第二接触孔56内的第二导电塞62、掩埋在形成的下至第一导电塞32的第三接触孔58内的第三导电塞62、以及连接到第二导电塞62或第三导电塞62的互连件64。

公开(公告)号：CN100429744C

公开(公告)日：2008-10-29

申请号：CN200510092678.8

申请日：2005-08-19

Applicant: 富士通株式会社

Inventor： 永井孝一 ,  斋藤仁 ,  菅原薰 ,  高桥诚 ,  工藤正仁 ,  浅井一弘 ,  宫崎幸正 ,  佐藤胜广 ,  西乡薰

IPC: H01L21/00 ,  H01L21/314

Abstract: 本发明提供一种半导体器件及其制造方法。在形成铁电电容器之后，形成与铁电电容器连接的Al布线(导电焊盘)。然后，在Al布线周围形成氧化硅膜和氮化硅膜。随后，形成Al2O3膜，作为抑制水分渗入到氧化硅膜中的防渗膜。

公开(公告)号：CN101213667A

公开(公告)日：2008-07-02

申请号：CN200580050942.X

申请日：2005-07-04

Applicant: 富士通株式会社

Inventor： 永井孝一 ,  佐藤胜广 ,  菅原薰 ,  高桥诚 ,  工藤正仁 ,  浅井一弘 ,  宫崎幸正 ,  西乡薰

IPC: H01L27/105

CPC classification number: H01L27/11502 ,  H01L27/11507 ,  H01L28/57 ,  H01L28/65 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 以覆盖焊盘电极(54a)周围且与该焊盘电极电绝缘的状态，形成具有水分以及氢阻挡功能的保护膜(56)。保护膜材料选择采用比绝缘材料更显著地表现出水分以及氢阻挡功能的具有耐湿性的导电材料，在本发明中采用钯(Pd)或含有钯的材料、或者铱(Ir)或铱氧化物(IrOx：典型情况为x＝2)或含有这些成分的材料。通过相对简单的结构，可充分可靠地防止水分以及氢侵入内部，从而能够实现可保持铁电电容器结构(30)的高性能的可靠性高的FeRAM。

公开(公告)号：CN101194362A

公开(公告)日：2008-06-04

申请号：CN200580050057.1

申请日：2005-06-13

Applicant: 富士通株式会社

Inventor： 永井孝一

IPC: H01L27/105

CPC classification number: H01L28/40 ,  H01L27/105 ,  H01L27/11502 ,  H01L27/11504 ,  H01L27/11507 ,  H01L27/11509 ,  H01L28/55 ,  H01L28/57 ,  H01L43/02

Abstract: 具有：多个实际工作电容器36a，所述多个实际工作电容器36a排列形成在半导体衬底10上的实际工作电容器部26上，并具有下部电极30、铁电膜32以及上部电极34；多个虚设电容器36b，所述多个虚设电容器36b排列形成在虚设电容器部28上，并具有下部电极30、铁电膜32以及上部电极34，其中，所述虚设电容器部28设置在半导体衬底10上的实际工作电容器部26的外侧；多个布线40，所述多个布线40分别形成在多个实际工作电容器36a上，并分别连接至多个实际工作电容器36a的上部电极34；布线40，所述布线40分别形成在多个虚设电容器36b上，而且，虚设电容器36b的间距对实际工作电容器36a的间距之比在0.9～1.1的范围内；形成在虚设电容器36b上的布线40的间距对形成在实际工作电容器36a上的布线40的间距之比在0.9～1.1的范围内。

公开(公告)号：CN101326633A

公开(公告)日：2008-12-17

申请号：CN200580052213.8

申请日：2005-12-02

Applicant: 富士通株式会社

Inventor： 永井孝一 ,  王文生

IPC: H01L21/8246 ,  H01L27/105

CPC classification number: H01L27/11502 ,  H01L27/11507

Abstract: 本发明提供一种能够防止形成在绝缘膜孔内的导电插塞变成接触不良的半导体器件及其制作方法。一种半导体器件，包括：形成在硅衬底10上的基底绝缘膜25；形成在基底绝缘膜25上的电容器Q；覆盖电容器Q的层间绝缘膜35；形成在层间绝缘膜35上的第一层金属布线45；覆盖层间绝缘膜35和第一层金属布线45，且在第一层金属布线45的上方具有第一膜厚的单层的第一绝缘膜48；形成在第一绝缘膜48上的第一电容器保护绝缘膜50；形成在第一电容器保护绝缘膜50上，且在第一层金属布线45的上方具有比第一膜厚更厚的第二膜厚的第一盖绝缘膜51；形成在第一层金属布线45上的绝缘膜48、50、51上的第三孔54a；形成在第三孔54a内的第五导电插塞57。

公开(公告)号：CN101278390A

公开(公告)日：2008-10-01

申请号：CN200580051740.7

申请日：2005-09-30

Applicant: 富士通株式会社

Inventor： 菊池秀明 ,  永井孝一

IPC: H01L21/8246 ,  H01L27/105

CPC classification number: H01L28/40 ,  H01L21/76814 ,  H01L21/76826 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76897 ,  H01L27/11507 ,  H01L28/55 ,  H01L28/65 ,  H01L2924/3011

Abstract: 本发明提供一种能够将金属布线和导电插塞良好地进行电连接的半导体器件及其制造方法。半导体器件的制造方法包括：在硅衬底30上形成第一绝缘膜45的工序；在第一绝缘膜45上形成电容器Q的工序；形成覆盖电容器Q的第二绝缘膜55的工序；在第二绝缘膜55上形成金属布线65的工序；形成第一电容器保护绝缘膜66的工序，该第一电容器保护绝缘膜覆盖金属布线65和第二绝缘膜55；在金属布线65的旁边形成绝缘侧壁67a的工序；在绝缘侧壁67a上形成第三绝缘膜68的工序；以绝缘侧壁67a的蚀刻速度比第三绝缘膜68的蚀刻速度慢的条件蚀刻第三绝缘膜68，以此形成孔74a的工序；在孔74a内形成导电插塞77的工序。