公开(公告)号：CN101326633A

公开(公告)日：2008-12-17

申请号：CN200580052213.8

申请日：2005-12-02

Applicant: 富士通株式会社

Inventor： 永井孝一 ,  王文生

IPC: H01L21/8246 ,  H01L27/105

CPC classification number: H01L27/11502 ,  H01L27/11507

Abstract: 本发明提供一种能够防止形成在绝缘膜孔内的导电插塞变成接触不良的半导体器件及其制作方法。一种半导体器件，包括：形成在硅衬底10上的基底绝缘膜25；形成在基底绝缘膜25上的电容器Q；覆盖电容器Q的层间绝缘膜35；形成在层间绝缘膜35上的第一层金属布线45；覆盖层间绝缘膜35和第一层金属布线45，且在第一层金属布线45的上方具有第一膜厚的单层的第一绝缘膜48；形成在第一绝缘膜48上的第一电容器保护绝缘膜50；形成在第一电容器保护绝缘膜50上，且在第一层金属布线45的上方具有比第一膜厚更厚的第二膜厚的第一盖绝缘膜51；形成在第一层金属布线45上的绝缘膜48、50、51上的第三孔54a；形成在第三孔54a内的第五导电插塞57。

公开(公告)号：CN101253620A

公开(公告)日：2008-08-27

申请号：CN200580051439.6

申请日：2005-08-31

Applicant: 富士通株式会社

Inventor： 王文生

IPC: H01L21/8246 ,  H01L27/105

CPC classification number: H01L27/11502 ,  H01L27/11507

Abstract: 本发明的目的在于，提供一种构成电容器的电介质膜的铁电体或者高介电常数电介体的结晶度良好，而且电容器的交换电量高、可低电压动作的高可靠性的半导体器件以及其制造方法。在半导体衬底110上形成晶体管T1、T2之后，形成阻止层120以及层间绝缘膜121。然后，在层间绝缘膜121形成接触孔，而且在层间绝缘膜121上形成铜膜，并在接触孔内埋入铜。之后，通过低压CMP研磨或者ECMP研磨去除层间绝缘膜121上的铜膜使表面平坦，从而形成插塞124a、124b。接着，形成阻挡金属125、下部电极126a、铁电膜127以及上部电极128a。由此形成具有铁电电容器130的半导体器件(FeRAM)。

公开(公告)号：CN101322241A

公开(公告)日：2008-12-10

申请号：CN200580052180.7

申请日：2005-11-29

Applicant: 富士通株式会社

Inventor： 王文生 ,  中村亘

IPC: H01L21/8246 ,  H01L27/105

CPC classification number: H01L21/02107 ,  H01L27/11507 ,  H01L28/57 ,  H01L28/65

Abstract: 获得一种具有即使进行微细化处理，其漏电流小且工序劣化程度小的铁电电容器的半导体器件。所述半导体器件具有：半导体衬底，半导体元件，其形成在半导体衬底上，绝缘膜，其覆盖半导体元件，并形成在半导体衬底上方，下部绝缘性氢扩散防止膜，其形成在绝缘膜上方，并具有阻挡氢、水分的能力，导电紧贴膜，其形成在绝缘性氢扩散防止膜上方，铁电电容器，其具有下部电极、铁电膜及上部电极，其中，下部电极形成在导电紧贴膜上方，铁电膜形成在下部电极上且俯视观察时位于下部电极内，上部电极形成在铁电膜上且俯视时位于铁电膜内，而且，导电紧贴膜具有提高铁电电容器的下部电极的紧贴特性且降低铁电电容器的漏电流的功能。

公开(公告)号：CN101203957A

公开(公告)日：2008-06-18

申请号：CN200580050170.X

申请日：2005-06-17

Applicant: 富士通株式会社

Inventor： 王文生

IPC: H01L27/105

CPC classification number: H01L27/11502 ,  G11C11/221 ,  H01L27/11507 ,  H01L28/55 ,  H01L28/65 ,  H01L28/75

Abstract: 本发明提供一种半导体装置及其制造方法。在半导体基板(10)的上方形成铁电电容器，然后形成覆盖铁电电容器的层间绝缘膜(48，50，52)。接着在层间绝缘膜(48，50，52)上形成通达上部电极(40)的接触孔(53)。然后，在层间绝缘膜(48，50，52)上通过接触孔(53)形成与上部电极(40)电连接的导线(58)。并且，在形成上部电极(40)时，在形成导电性氧化物膜(40a，40b)之后，在导电性氧化物膜(40a，40b)上形成由催化作用小于Pt的贵金属构成的厚度在150nm以下的覆盖膜(40c)。

公开(公告)号：CN100421236C

公开(公告)日：2008-09-24

申请号：CN200480041890.5

申请日：2004-05-28

Applicant: 富士通株式会社

Inventor： 王文生

IPC: H01L21/8239 ,  H01L27/105

CPC classification number: H01L27/11502 ,  H01L27/11507 ,  H01L28/57 ,  H01L28/60

Abstract: 在半导体基板(1)的上方形成有具备了下部电极(9a)、铁电膜(10a)和上部电极(11a)的铁电电容器，铁电膜(10a)由添加了0.1摩尔%至5摩尔%的La、添加了0.1摩尔%至5摩尔%的Nb的CSPZT构成。

公开(公告)号：CN101203953A

公开(公告)日：2008-06-18

申请号：CN200580050171.4

申请日：2005-06-17

Applicant: 富士通株式会社

Inventor： 王文生

IPC: H01L21/8239 ,  H01L27/105

CPC classification number: H01L27/11507 ,  H01L27/11502 ,  H01L28/57 ,  H01L28/65

Abstract: 在半导体衬底(10)的上方形成了铁电电容器(42)之后，形成直接覆盖铁电电容器(42)的阻挡膜(46)。其后，形成层间绝缘膜(48)并将其平坦化。接着，在层间绝缘膜(48)形成倾斜的沟槽。接着，在整个面上形成阻挡膜(50)。

公开(公告)号：CN1898799A

公开(公告)日：2007-01-17

申请号：CN200480038177.5

申请日：2004-02-19

Applicant: 富士通株式会社

Inventor： 王文生

IPC: H01L27/105 ,  H01L21/8242 ,  H01L27/108

CPC classification number: H01L27/11507 ,  G11C11/22 ,  H01L27/11502 ,  H01L28/57 ,  H01L28/65

Abstract: 在半导体基板(11)的上方形成铂膜(24)、PLZT膜(25)、以及上部电极膜(26)。接着，对上部电极膜(26)进行图案成型。然后，将覆盖PLZT膜(25)所露出的部分的PLZT膜(27)作为蒸发防止膜而形成。接下来，通过在氧化性环境中进行热处理，来修复PLZT膜(25)所受到的损伤。另外，从对上部电极膜(26)进行图案成型到形成PLZT膜(27)为止的过程中，不进行热处理。其后，通过按顺序对PLZT膜(25)以及铂膜(24)进行图案成型，从而形成铁电电容器。

公开(公告)号：CN1695248A

公开(公告)日：2005-11-09

申请号：CN03824759.3

申请日：2003-04-15

Applicant: 富士通株式会社

Inventor： 王文生 ,  安藤崇志 ,  彦坂幸信

IPC: H01L27/105 ,  H01L27/04 ,  H01L21/822

CPC classification number: H01L28/65 ,  H01L21/32136 ,  H01L27/11502 ,  H01L27/11507 ,  H01L28/55 ,  H01L28/75

Abstract: 本发明涉及一种半导体装置的制造方法。在形成PLZT膜(30)作为电容器电介质膜的原料膜之后，在PLZT膜(30)上形成上部电极膜(31)。上部电极膜(31)由相互组成不同的2层IrOx膜构成。接着进行对半导体基板(11)的背面的清洗。而且、在上部电极膜(31)上形成Ir粘合膜(32)。此时基板温度在400℃或400℃以上。然后，依次形成作为硬质掩模的TiN膜以及TEOS膜。在这样的方法中，为了形成Ir粘合膜(32)将半导体基板(11)的温度保持在400℃或 400℃以上，所以使背面清洗之后残留在上部电极膜(31)上的碳元素排放到处理室内。由此，提高了之后形成的TiN膜和Ir粘合膜(32)之间的粘附性，使得TiN膜不易发生剥离。

公开(公告)号：CN101151729A

公开(公告)日：2008-03-26

申请号：CN200580049364.8

申请日：2005-03-30

Applicant: 富士通株式会社

Inventor： 王文生

IPC: H01L27/105

CPC classification number: H01L27/11507 ,  H01L27/11502 ,  H01L28/55 ,  H01L28/65

Abstract: 一种半导体装置，具有形成在半导体基板10上的层间绝缘膜30和铁电电容器46，该铁电电容器46具有下部电极38、形成在下部电极38上的铁电薄膜42、形成在铁电薄膜42上的上部电极44，该下部电极38形成在层间绝缘膜30上，并具有由贵金属或贵金属氧化物构成的导体膜36，下部电极38埋入到在层间绝缘膜30上形成的接触孔32a内，并一体地具有连接到源极/漏极区域22a的插塞部38a。

公开(公告)号：CN1744320A

公开(公告)日：2006-03-08

申请号：CN200410082004.5

申请日：2004-12-30

Applicant: 富士通株式会社

Inventor： 王文生

IPC: H01L27/10 ,  H01L27/108 ,  G11C11/22 ,  G11C21/00

CPC classification number: H01L27/11502 ,  H01L27/11507 ,  H01L28/55 ,  H01L28/65

Abstract: 本发明提供一种半导体器件及其制造方法，首先，在半导体衬底上形成下电极膜，然后在下电极膜上形成铁电膜。之后，在铁电膜上形成上电极膜。当形成上电极时，首先，在铁电膜上形成IrOx膜，该IrOx膜含有形成之时被结晶化的小晶体，然后形成含有柱状晶体的IrOx膜。使用本发明，即使在铁电膜薄化时仍然能够产生铁电膜特性。