公开(公告)号：CN111816584A

公开(公告)日：2020-10-23

申请号：CN202010248840.5

申请日：2020-04-01

Applicant: 三星电子株式会社

Inventor： 朴柄善 ,  金益秀 ,  任智芸 ,  罗相虎 ,  吴民在

IPC: H01L21/67 ,  H01L21/02

Abstract: 本发明提供了喷头、包括其的半导体制造装置以及半导体制造方法。该半导体制造装置包括：腔室，包括在其中提供基板的操作区；在操作区中并接收基板的基板支持件；以及在基板支持件下方的下喷头，该下喷头包括：各向同性喷头，具有在基板的底表面上各向同性地提供第一反应气体的第一喷嘴孔；以及条纹喷头，具有条纹喷嘴区域和在条纹喷嘴区域之间的条纹空白区域，条纹喷嘴区域具有第二喷嘴孔，第二喷嘴孔在基板的底表面上非各向同性地提供第二反应气体。

公开(公告)号：CN111180506A

公开(公告)日：2020-05-19

申请号：CN201910680569.X

申请日：2019-07-26

Applicant: 三星电子株式会社

Inventor： 李准原 ,  权赫宇 ,  金益秀 ,  崔炳德

IPC: H01L29/06 ,  H01L27/108

Abstract: 提供一种半导体器件和制造半导体器件的方法，该半导体器件包括：衬底；下结构，所述下结构在所述衬底上并且包括焊盘图案，所述焊盘图案的上表面对应于所述下结构的最上表面；多个下电极，所述多个下电极与所述焊盘图案的所述上表面接触；介电层和上电极，所述介电层和所述上电极顺序地堆叠在每个所述下电极的表面上；以及氢供应层，所述氢供应层包含氢，位于所述下电极之间，并且比所述介电层更靠近所述衬底。

公开(公告)号：CN114725115A

公开(公告)日：2022-07-08

申请号：CN202111638773.9

申请日：2021-12-29

Applicant: 三星电子株式会社

Inventor： 罗相虎 ,  金益秀 ,  任智芸 ,  朴柄善 ,  申善圭

IPC: H01L27/11521 ,  H01L27/11556 ,  H01L27/11568 ,  H01L27/11582 ,  G11C7/18 ,  G11C16/04

Abstract: 公开了一种半导体器件和一种数据存储系统。所述半导体器件包括：存储单元结构，位于衬底上；以及虚设单元，位于所述存储单元结构的一侧。所述存储单元结构包括：存储堆叠结构，包括交替堆叠在所述衬底上的层间绝缘层和栅电极；沟道结构，穿透所述存储堆叠结构并接触所述衬底；以及第一分隔结构，穿透所述存储堆叠结构并在第一方向上延伸，以在第二方向上将所述栅电极彼此分隔开。所述虚设结构包括：虚设堆叠结构，与所述存储堆叠结构间隔开并且包括交替堆叠的第一绝缘层和虚设栅电极；虚设沟道结构，穿透所述虚设堆叠结构；和第二分隔结构，穿透所述虚设堆叠结构，并且在所述第二方向上延伸以在所述第一方向上将所述虚设栅电极彼此分隔开。

公开(公告)号：CN112614847A

公开(公告)日：2021-04-06

申请号：CN202010796314.2

申请日：2020-08-10

Applicant: 三星电子株式会社

Inventor： 李彰洙 ,  李钟鸣 ,  金益秀 ,  任智芸

IPC: H01L27/11563 ,  H01L27/11568 ,  H01L27/11578

Abstract: 提供了一种半导体器件以及半导体器件制造方法。所述半导体器件可以包括：堆叠结构，所述堆叠结构位于衬底上，所述堆叠结构包括多个介电层和多个透明导电氧化物层，所述介电层和所述透明导电氧化物层交替地堆叠，沿竖直方向彼此相邻的每个所述介电层和所述透明导电氧化物层中的相应的透明导电氧化物层具有基本相等的水平宽度；以及沟道结构，所述沟道结构延伸穿过所述堆叠结构，所述沟道结构包括信息存储层、位于所述信息存储层的内部的沟道层和位于所述沟道层的内部的掩埋介电层。

公开(公告)号：CN101132008A

公开(公告)日：2008-02-27

申请号：CN200710146502.5

申请日：2007-08-17

Applicant: 三星电子株式会社

Inventor： 许长垠 ,  崔锡宪 ,  任桐贤 ,  刘东哲 ,  金益秀

IPC: H01L27/115 ,  H01L23/532 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L27/11507 ,  H01L27/11502 ,  H01L28/57

Abstract: 本发明提供了用于金属图案与铁电电容器的直接连接的FeRAM器件构造及其制造方法。FeRAM器件构造利用包含在导电塞中的一个或多个阻挡层的组合、包含在主导电图案或利用一种或多种贵金属形成的导电图案中的阻挡层，来抑制与传统的FeRAM构造相关的参量移位。

公开(公告)号：CN114122137A

公开(公告)日：2022-03-01

申请号：CN202111002444.5

申请日：2021-08-30

Applicant: 三星电子株式会社

Inventor： 闵宣基 ,  罗采昊 ,  姜尚求 ,  金益秀 ,  卢东贤

IPC: H01L29/78 ,  H01L29/08 ,  H01L23/48

Abstract: 一种半导体器件可以包括在衬底上的第一鳍状图案和第二鳍状图案，该第一鳍状图案和第二鳍状图案在第一方向上延伸，并且在第二方向上彼此间隔开。第一外延图案可以在第一鳍状图案上，第二外延图案可以在第二鳍状图案上。场绝缘层可以在衬底上，并且可以覆盖第一鳍状图案的侧壁、第二鳍状图案的侧壁、第一外延图案的侧壁的一部分和第二外延图案的侧壁的一部分。场绝缘层的顶表面可以高于第一外延图案的底表面和第二外延图案的底表面。

公开(公告)号：CN113745225A

公开(公告)日：2021-12-03

申请号：CN202110465554.9

申请日：2021-04-28

Applicant: 三星电子株式会社

Inventor： 金阵燮 ,  金埈宽 ,  卢佑哲 ,  金庆希 ,  金益秀 ,  慎镛珍

IPC: H01L27/108 ,  H01L49/02

Abstract: 提供了半导体装置。所述半导体装置包括：下电极，位于基底上；电容器介电膜，在下电极上沿着下电极的与基底垂直的侧表面延伸；上电极，位于电容器介电膜上；界面层，包括位于上电极上的氢阻挡膜和氢旁路膜，氢旁路膜包括导电材料；以及接触插塞，穿透界面层，并且电连接到上电极。

公开(公告)号：CN113013083A

公开(公告)日：2021-06-22

申请号：CN202011020787.X

申请日：2020-09-25

Applicant: 三星电子株式会社

Inventor： 文锦妃 ,  金镇用 ,  李准原 ,  黄光台 ,  金益秀 ,  任智芸

IPC: H01L21/762 ,  H01L21/02

Abstract: 本申请提供了形成材料膜的方法、集成电路器件和制造集成电路器件的方法。为了制造集成电路(IC)器件，制备了具有限定沟槽的台阶结构的下结构。在沟槽内部形成材料膜。为了形成材料膜，将包括第一中心元素和具有第一尺寸的第一配体的第一前体供应到下结构上，以在下结构上形成第一前体的第一化学吸附层。将包括第二中心元素和具有小于第一尺寸的第二尺寸的第二配体的第二前体供应到包括第一化学吸附层的所得结构上，以在下结构上形成第二前体的第二化学吸附层。将反应气体供应到第一化学吸附层和第二化学吸附层。

公开(公告)号：CN111106125A

公开(公告)日：2020-05-05

申请号：CN201910884495.1

申请日：2019-09-19

Applicant: 三星电子株式会社

Inventor： 金一宇 ,  罗相虎 ,  崔炳德 ,  金益秀 ,  吴民在

IPC: H01L27/1157 ,  H01L27/11582

Abstract: 公开了一种制造垂直存储器装置的方法，该方法包括：在基底上形成第一牺牲层，第一牺牲层包括第一绝缘材料；形成包括绝缘层和第二牺牲层的模制体，绝缘层和第二牺牲层交替地且重复地堆叠在第一牺牲层上，绝缘层和第二牺牲层分别包括与第一绝缘材料不同的第二绝缘材料和第三绝缘材料；穿过模制体和第一牺牲层形成沟道；穿过模制体和第一牺牲层形成开口以暴露基底的上表面；通过开口去除第一牺牲层以形成第一间隙；形成沟道连接图案以填充第一间隙；以及用栅电极替换第二牺牲层。

公开(公告)号：CN119833510A

公开(公告)日：2025-04-15

申请号：CN202410924382.0

申请日：2024-07-11

Applicant: 三星电子株式会社

Inventor： 李相旼 ,  黄连进 ,  金汶浚 ,  金益秀 ,  李准原 ,  崔允硕

IPC: H01L23/528 ,  H01L23/532 ,  H01L21/762

Abstract: 提供了一种集成电路器件及其制造方法。该集成电路器件包括：衬底，具有多个有源区；位线，在衬底上在平行于衬底的上表面的水平方向上延伸；直接接触，电连接到所述多个有源区的第一有源区并且电连接到位线；接触插塞，电连接到所述多个有源区的与第一有源区相邻的第二有源区；以及外绝缘间隔物，在位线和接触插塞之间并且在垂直于衬底的上表面的垂直方向上与位线重叠。外绝缘间隔物包括掺有金属元素的掺杂区。