公开(公告)号：CN117936405A

公开(公告)日：2024-04-26

申请号：CN202410090686.1

申请日：2024-01-22

Applicant: 西安微电子技术研究所

Inventor： 马朝柱 ,  赵重炜 ,  张旭杰 ,  王刚平 ,  李博 ,  赵沫沫 ,  张凯

IPC: H01L21/66 ,  G01L1/24

Abstract: 本发明提供一种带图形的应力监控方法，为了实现带图形的应力监控方法，通过对带图形的应力监控片表面进行图形修饰时，需要考虑应力量测仪测试应力的原理，为了量测带图形的薄膜应力，在淀积相关薄膜后，对于相关图形光刻工艺，通过对带图形的应力监控片表面进行图形修饰，即应力量测仪镭射光扫描路径处没有台阶，通过刻蚀工艺，制备出相对应图形的薄膜，保证应力量测仪量测应力时，感测器能有效的收集衬底反射的镭射光，进而能得到衬底曲率，通过淀积薄膜前后衬底曲率的变化量得到带有图形的薄膜应力。本发明能够测试相关图形的薄膜应力，填补了带图形的薄膜应力监控方法的空白。

公开(公告)号：CN118156254A

公开(公告)日：2024-06-07

申请号：CN202410108352.2

申请日：2024-01-25

Applicant: 西安微电子技术研究所

Inventor： 李博 ,  折宇 ,  陈宝忠 ,  赵沫沫 ,  李宁 ,  王刚平 ,  张旭杰 ,  姚晓军 ,  刘存生

IPC: H01L23/64 ,  H10N97/00 ,  C23C16/40 ,  C23C16/50 ,  C23C16/34 ,  C23C16/56 ,  C23C14/35 ,  C23C14/16

Abstract: 本发明提供了一种提升铬硅薄膜电阻阻值稳定性的方法，基于现有的集成电路制作方法，在衬底上，依次淀积绝缘层和铬硅电阻层，并对铬硅电阻层进行光刻工艺、刻蚀工艺后，再淀积金属连线层，并制备图形后进行湿法金属刻蚀和金属合金后，再淀积钝化层后，制备得到铬硅薄膜电阻，通过在再合金中加入低温电阻老化过程对铬硅薄膜电阻处理后，降低了低温老炼前后铬硅薄膜电阻阻值变化量，使得高精度铬硅薄膜电阻阻值稳定性大大提升。本发明对铬硅薄膜电阻性能提升，与之前技术维度不同，体现在高温环境放置后，冷却回到常温状态，与未经历高温处理前常温状态比较，也有极高的一致性。

公开(公告)号：CN119763953A

公开(公告)日：2025-04-04

申请号：CN202411810892.1

申请日：2024-12-10

Applicant: 西安微电子技术研究所

Inventor： 折宇 ,  李博 ,  张旭杰 ,  赵沫沫 ,  陈宝忠 ,  姚晓军 ,  刘存生 ,  刘如征

IPC: H01C7/00 ,  H01C17/12

Abstract: 本发明公开了一种提升铬硅薄膜电阻表观合格率的结构及方法，硅基衬底清洗，为保证工艺可实现性和合理性，铬硅薄膜电阻下方介质层通常由化学气相淀积方法实现，该类制造方法生成的最顶层薄膜，是在生长设备淀积环境与结束淀积之间的时段形成，性质不稳定。经验证，最顶层薄膜的存在，在后续薄膜电阻制造过程中会由于性质的热和塑型不稳定性，导致对铬硅薄膜电阻的表观产生绝对性影响，在铬硅薄膜电阻前予以去除是提升铬硅薄膜电阻的表观合格率的有效方法。本发明的电阻制造过程中，在绝缘介质层化学气相淀积后，增加一步含氟化学液处理，将化学气相过程中最后形成的表面薄膜去除，这样处理能够有效提高铬硅薄膜电阻的表观合格率。

公开(公告)号：CN117607560A

公开(公告)日：2024-02-27

申请号：CN202311587874.7

申请日：2023-11-24

Applicant: 西安微电子技术研究所

Inventor： 马朝柱 ,  王刚平 ,  李博 ,  虞丹 ,  张旭杰 ,  赵沫沫

IPC: G01R29/24 ,  G01R31/28

Abstract: 本发明提供一种PETEOS膜内电荷的监测方法，包括以下步骤：在N型硅片上生长二氧化硅、淀积PETEOS膜质和金属铝，形成MOS结构电容的类MOS结构；在类MOS结构进行金属铝光刻和金属铝刻蚀工艺，形成类MOS结构电容；对类MOS结构电容进行C‑V测试，得到PETEOS膜质的膜内电荷如固定电荷和可动电荷；本申请采用C‑V等效模型电路，建立PETEOS膜内电荷监控流程，将PETEOS制备为MOS结构，能够简单准确高效的得到PETEOS膜内电荷。