-
公开(公告)号：CN107015937B
公开(公告)日：2019-07-16
申请号：CN201710188906.4
申请日：2017-03-27
Applicant: 西安微电子技术研究所
IPC: G06F13/40
Abstract: 本发明提供一种低压高速感性负载驱动电路，既能保证高速低压高幅值输出，又能有效提高总线高速数据过零间隔，满足4M 1553总线通信要求，提升系统通信可靠性。其包括驱动逻辑模块，预驱动电路和带负反馈斜坡控制模块；驱动逻辑模块的一个输出端依次连接的一个预驱动电路和一个带负反馈斜坡控制模块输出总线信号BUS，另一个输出端依次连接另一个预驱动电路和另一个带负反馈斜坡控制模块总线差分信号XBUS；所述的带负反馈斜坡控制模块用于控制总线输出信号的上升沿和下降沿，防止输出信号回零后振荡；所述的预驱动电路用于驱动带负反馈斜坡控制模块。
-
公开(公告)号：CN107015937A
公开(公告)日：2017-08-04
申请号：CN201710188906.4
申请日：2017-03-27
Applicant: 西安微电子技术研究所
IPC: G06F13/40
CPC classification number: G06F13/4072
Abstract: 本发明提供一种低压高速感性负载驱动电路，既能保证高速低压高幅值输出，又能有效提高总线高速数据过零间隔，满足4M 1553总线通信要求，提升系统通信可靠性。其包括驱动逻辑模块，预驱动模块和带负反馈斜坡控制模块；驱动逻辑模块的一个输出端依次连接的一个预驱动模块和一个带负反馈斜坡控制模块输出总线信号BUS，另一个输出端依次连接另一个预驱动模块和另一个带负反馈斜坡控制模块总线差分信号XBUS；所述的带负反馈斜坡控制模块用于控制总线输出信号的上升沿和下降沿，防止输出信号回零后振荡；所述的预驱动模块用于驱动带负反馈斜坡控制模块。
-
公开(公告)号：CN206610809U
公开(公告)日：2017-11-03
申请号：CN201720290748.9
申请日：2017-03-23
Applicant: 西安微电子技术研究所
Abstract: 本实用新型提供一种双极线性稳压器全芯片ESD保护结构，包括连接在芯片各端口的SCR静电结构单元；所述的SCR静电结构单元包括衬底PNP结构的晶体三极管Q1，以及构成SCR电路的晶体三极管Q2、晶体三极管Q3、电阻Rj和电阻Rb；晶体三极管Q1发射极接IO端口，集电极自然接地，基极为SCR静电结构单元的输入输出端口B；晶体三极管Q2发射极与电阻Rj一端均连接SCR静电结构输入输出端口B，基极接电阻Rj另一端和晶体三极管Q3的集电极，晶体三极管Q2集电极接晶体三极管Q3的基极和电阻Rb电阻的一端；晶体三极管Q3发射极与电阻Rb另一端接SCR静电结构单元的IO端口。
-
公开(公告)号：CN206835065U
公开(公告)日：2018-01-02
申请号：CN201720318195.3
申请日：2017-03-29
Applicant: 西安微电子技术研究所
IPC: H03M7/00
Abstract: 本实用新型一种防止单点失效的双冗余译码驱动电路结构，包括第一PMOS晶体管的衬底与源极相连并连接电源电压，漏极与第二PMOS晶体管源极和衬底相连，栅极与第三分压多晶电阻一端相连；第二PMOS晶体管漏极与输出多晶电阻一端相连并与第四PMOS晶体管漏极相连，栅极与第一分压多晶电阻一端相连；第三PMOS晶体管衬底与源极相连并接电源电压，漏极与第四PMOS晶体管源极和衬底相连，栅极与第四分压多晶电阻一端相连；第四PMOS晶体管漏极经输出多晶电阻接地，栅极与第二分压多晶电阻一端相连；第一分压多晶电阻另一端和第二分压多晶电阻另一端相连，并与译码器B输出端相连；第三分压多晶电阻另一端和第四分压多晶电阻另一端相连，并与译码器A输出端相连。
-
-
-
Search Results
4
records
(took 0.023 seconds)
