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公开(公告)号：CN111130508B
公开(公告)日：2024-06-21
申请号：CN202010060037.9
申请日：2020-01-19
Applicant: 苏州大学
IPC: H03K3/3562 , H03K3/01
Abstract: 本发明公开了一种基于阻类存储器的电平触发D触发器电路，包括一MOSFET管，第一忆阻器、电阻、第一反相器和第二反相器；MOSFET管的源极电性连接输入信号，MOSFET管的栅极电性连接时钟脉冲信号，MOSFET管的漏极分别电性连接到第一忆阻器的正极、电阻的一端和第一反相器的输入端，第一反相器的输出端电性连接到第二反相器的输入端，第二反相器的输出端电性连接输出信号，第一忆阻器的负极电性连接到用于对其进行辅助置位的与非逻辑电路的输出端，与非逻辑电路的一个输入端电性连接输入信号，与非逻辑电路的另一个输入端电性连接时钟脉冲信号，电阻的另一端接地。本发明能够使得电路的结构更加简单、精炼，版图面积具有更大优势。
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公开(公告)号：CN114840170A
公开(公告)日：2022-08-02
申请号：CN202210390464.2
申请日：2022-04-14
Applicant: 苏州大学
Abstract: 本发明公开了一种基于阻类存储器的2bit和4bit华莱士树型乘法器电路，其中，2bit华莱士树型乘法器电路包括第一与门电路、第二与门电路、第三与门电路、第四与门电路、第五与门电路、第六与门电路和1个第一异或门电路，其中，所述第一与门电路的输出端分别电性连接到第一异或门电路的一个输入端和第五与门电路的一个输入端，所述第二与门电路的输出端分别电性连接到第一异或门电路的另一输入端和第五与门电路的另一输入端，所述第三与门电路的输出端电性连接到第六与门电路的一个输入端，所述第四与门电路的输出端电性连接到第六与门电路的另一个输入端。本发明能够减少乘法器单元和CP路径长度。
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公开(公告)号：CN113643747A
公开(公告)日：2021-11-12
申请号：CN202110890712.5
申请日：2021-08-04
Applicant: 苏州大学
Abstract: 本发明公开了一种基于忆阻元件和蕴含逻辑的自纠错存储单元，包括一选通管；用于存储写入时的数据的第一忆阻器；用于辅助判断第一忆阻器是否写入正确的第二忆阻器；一定值电阻；所述选通管的源极经定值电阻电性连接到DL端，所述选通管的栅极电性连接到WL端，所述选通管的漏极分别电性连接到第一忆阻器的负极和第二忆阻器的负极，所述第一忆阻器的正极电性连接到BL端，所述第二忆阻器的正极电性连接到CL端。本发明能够有效降低实现蕴含操作的难度，提高该存储单元的实际可行性，以及能够完全避免在写入过程中阵列中其他单元的误操作。
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公开(公告)号：CN108305662A
公开(公告)日：2018-07-20
申请号：CN201810258826.6
申请日：2018-03-27
Applicant: 苏州大学
Abstract: 本发明公开了一种基于熔丝特性的改进的差分架构OTP存储单元及存储器，包括呈差分对称结构的第一、第二晶体管熔丝串联型OTP存储单元，第一晶体管熔丝串联型OTP存储单元包括串联的PMOS晶体管MP1和熔丝R1，第二晶体管熔丝串联型OTP存储单元包括PMOS晶体管MP2和熔丝R2，第一晶体管熔丝串联型OTP存储单元和第二晶体管熔丝串联型OTP存储单元上接源线SL控制电路模块，下接位线BL控制电路模块和灵敏放大电路模块；还包括一跨接在两根字线的公共端以及两根源线的公共端之间的NBTI恢复电路。本发明不仅能够避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，还能有效改善NBTI效应的影响，极大地增加存储单元的可靠性及存储寿命。
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公开(公告)号：CN108305651A
公开(公告)日：2018-07-20
申请号：CN201810089388.5
申请日：2018-01-30
Applicant: 苏州大学
IPC: G11C11/408 , G11C11/4094
Abstract: 本发明公开了一种差分的浮栅型DRAM存储单元及DRAM存储器，该存储单元包括对称分布的单管浮栅动态存储单元晶体管M1和单管浮栅动态存储单元晶体管M2，所述晶体管M1和晶体管M2上接源线SL控制电路模块，所述晶体管M1和晶体管M2下接位线BL控制电路模块和灵敏放大电路模块，所述晶体管M1和晶体管M2的源极分别作为存储单元的两根源线SL1和SL2；所述晶体管M1和晶体管M2的漏极分别作为存储单元的两根位线BL1和BL2；所述晶体管M1和晶体管M2的第二层栅极作为存储单元的控制栅CG1和CG2；还包括跨接在控制栅CG1和CG2的公共端与位线BL1和BL2的公共端之间的PBTI恢复电路。本发明不仅能够提高该存储单元的读操作的可靠性和稳定性，还能减少PBTI的影响。
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Patent Agency Ranking
公开(公告)号：CN108665923B
公开(公告)日：2021-11-23
申请号：CN201810090265.3
申请日：2018-01-30
Applicant: 苏州大学
IPC: G11C11/419
Abstract: 本发明公开了一种SRAM存储器，包括跟踪时钟发生器以及对称分布的两个SRAM阵列，每个SRAM阵列的上部均设有一跟踪行，外侧均设有一跟踪列，每个SRAM阵列的上方位于跟踪行的外侧设有一时序追踪单元dummy cell，每个SRAM阵列的下方设有一dummy SA读出放大器，跟踪时钟发生器的输出端INTERNAL‑CLK分别经两条穿过跟踪行的跟踪字线与两侧的时序追踪单元dummy cell连接，每个时序追踪单元dummy cell经一条穿过跟踪列的跟踪位线与dummy SA读出放大器连接，dummy SA读出放大器的输出端经一判决器连接到跟踪时钟发生器的输入端，还包括基于dummy SA读出放大器的PBTI保护电路。本发明不仅能降低存储器由于跟踪路径导致失效的概率，增加追踪操作的准确性，还能消除PBTI效应的影响，提高电路的可靠性。
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公开(公告)号：CN109994140A
公开(公告)日：2019-07-09
申请号：CN201910358687.9
申请日：2019-04-30
Applicant: 苏州大学
Abstract: 本发明公开了一种阻类存储器预放大灵敏放大电路，通过将第一反相器和第二反相器组成放大器锁存结构，其中，第一传输门的输入端连接到第一位线BL，第一传输门的输出端分别连接到第一反相器的输出端和第二反相器的输入端，第二传输门的输入端连接到第二位线BLB，第二传输门的输出端分别连接到第一反相器的输入端和第二反相器的输出端；NMOS管MN3的源极分别连接到第一反相器的接地端和第二反相器的接地端，NMOS管MN3的漏极接地，NMOS管MN3的栅极连接到第三反相器输出端的使能信号Venb，反相器的输入端接使能信号Ven；第一传输门和第二传输门均由使能信号Ven和Venb进行控制。本发明能够有效增加阻类存储器灵敏放大的预放大能力。
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公开(公告)号：CN109215711A
公开(公告)日：2019-01-15
申请号：CN201811385818.4
申请日：2018-11-20
Applicant: 苏州大学
Abstract: 本发明公开了一种阻型存储器写入验证电路，包括运算放大器、晶体管MP1、晶体管MN1以及电流电压转换电路；所述运算放大器的正相输入端连接输入参考电压，所述运算放大器的反相输入端连接到阻型存储器的写入端，所述运算放大器的输出端连接到晶体管MN1的栅极，所述晶体管MN1的漏极连接到阻型存储器的写入端，所述晶体管MN1的源极连接到晶体管MP1的漏极，所述晶体管MP1的源极连接到电源端，所述晶体管MP1的漏极和栅极均连接到电流电压转换电路的输入端。本发明通过优化写入验证，提高了阻型存储器的写入速度。
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公开(公告)号：CN102915761A
公开(公告)日：2013-02-06
申请号：CN201210428299.1
申请日：2012-10-31
Applicant: 苏州大学
IPC: G11C11/413
Abstract: 本发明提供了一种应用于存储单元的延时控制电路，包括：控制分压电路、选择电路以及下拉电路，当电压Vcc大于第一预设值时，下拉电路中的第一NMOS管以及第二NMOS管工作在饱和区，当电压Vcc小于第二预设值时，第二NMOS管工作在亚阈值区。本发明提供的延时控制电路能够在较低的工作电压时，保证第二NMOS工作在亚阈值区域，漏电流很小，可以实现对虚拟位线DBL的放电速度的降低，从而实现对灵敏放大器控制信号SAEN的延迟，可以保证SAEN信号到达时，存储阵列的读出BL和BLB有比较大的易于放大器读出的压差deltav，保证电路功能正确，没有逻辑错误。
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公开(公告)号：CN119252306A
公开(公告)日：2025-01-03
申请号：CN202411140324.5
申请日：2024-08-20
Applicant: 苏州大学
Abstract: 本发明涉及集成电路存储器设计技术领域，公开一种基于STT‑MRAM的NAND FLASH控制器架构、缓存方法和介质，控制器架构包括分别与主机接口、NAND FLASH接口连接的NAND FLASH控制器，NAND FLASH控制器包括双口STT‑MRAM缓存模块，双口STT‑MRAM缓存模块用于实现数据内部缓冲和缓冲流程，在主机向NAND FLASH写入数据和从NAND FLASH读取数据时用作数据缓冲区、并存储映射表和元数据日志；缓存方法，在所述控制器架构下将STT‑MRAM缓存按存储器地址分出FTL映射表存储区、日志区、数据缓存区。本发明可以延长NAND FLASH的使用寿命，提高意外断电情况下的数据恢复能力。
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