-
公开(公告)号：CN108665919A
公开(公告)日：2018-10-16
申请号：CN201810089418.2
申请日：2018-01-30
Applicant: 苏州大学
IPC: G11C7/06
Abstract: 本发明公开了一种改进的差分架构XPM存储单元及存储器，该存储单元包括差分对称分布的两个完全相同的含有MOS场效应晶体管M1和MOS数据存储元件M2的第一支路以及包含第二支路包括MOS场效应晶体管M3和MOS数据存储元件M4的第二支路，所述MOS场效应晶体管M1和MOS场效应晶体管M3的栅极相连；所述MOS数据存储元件M2与MOS场效应晶体管M1的源极相连，所述MOS数据存储元件M4与MOS场效应晶体管M3的源极相连，分别作为存储单元的源线SL1和SL2；所述MOS场效应晶体管M1和MOS场效应晶体管M3的漏极作为存储单元的两根位线BL1和BL2；还包括用于减少PBTI的影响的PBTI恢复电路。本发明能够有效避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，同时能够减少PBTI的影响。
-
公开(公告)号：CN108520767A
公开(公告)日：2018-09-11
申请号：CN201810258795.4
申请日：2018-03-27
Applicant: 苏州大学
Abstract: 本发明公开了一种基于串联晶体管型的改进的差分架构OTP存储单元及存储器，包括呈差分对称结构的第一、第二两管串联型OTP存储单元，第一两管串联型OTP存储单元包括串联的PMOS晶体管MP1和PMOS晶体管MP2，第二两管串联型OTP存储单元包括串联的PMOS晶体管MP3和PMOS晶体管MP4，第一两管串联型OTP存储单元和第二两管串联型OTP存储单元上接源线SL控制电路模块，下接位线BL控制电路模块和灵敏放大电路模块；还包括一跨接在两根字线的公共端以及两根源线的公共端之间的NBTI恢复电路。本发明不仅能够避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，还能有效改善NBTI效应的影响，极大地增加存储单元的可靠性及存储寿命。
-
公开(公告)号：CN108711442A
公开(公告)日：2018-10-26
申请号：CN201810089420.X
申请日：2018-01-30
Applicant: 苏州大学
CPC classification number: G11C16/26 , G11C16/045 , G11C16/3422 , G11C16/3477 , G11C16/3486
Abstract: 本发明公开了一种改进的差分架构SONOS Flash存储单元及存储器，该存储单元包括差分对称分布的两个完全相同的SONOS晶体管M1和SONOS晶体管M2，所述SONOS晶体管M1和SONOS晶体管M2的栅极相连，作为整个存储单元的字线;所述SONOS晶体管M1和SONOS晶体管M2的漏极分别连接存储单元的两根源线SL1和SL2;所述SONOS晶体管M1和SONOS晶体管M2的源极分别作为存储单元的两根位线BL1和BL2，并作为一组差分对输入到灵敏放大器中；还包括跨接在所述SONOS晶体管M1和SONOS晶体管M2的栅极的公共端与源线SL1和SL2的公共端之间的PBTI恢复电路。本发明能够有效避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，同时能够减少PBTI的影响。
-
Patent Agency Ranking
公开(公告)号：CN108305657A
公开(公告)日：2018-07-20
申请号：CN201810089422.9
申请日：2018-01-30
Applicant: 苏州大学
Abstract: 本发明公开了一种改进的差分架构ETOX flash存储单元及存储器，该存储单元一包括对称分布的浮栅晶体管M1和浮栅晶体管M2，所述浮栅晶体管M1和浮栅晶体管M2上接源线SL控制电路模块，所述浮栅晶体管M1和浮栅晶体管M2下接位线BL控制电路模块和灵敏放大电路模块，所述浮栅晶体管M1和浮栅晶体管M2的源极分别作为存储单元的两根源线SL1和SL2；所述浮栅晶体管M1和浮栅晶体管M2的漏极分别作为存储单元的两根位线BL1和BL2；所述浮栅晶体管M1和浮栅晶体管M2的第二层栅极作为存储单元的控制栅CG1和CG2；还包括跨接在控制栅CG1和CG2的公共端与位线BL1和BL2的公共端之间的PBTI恢复电路。本发明不仅能够提高该存储单元的读操作的可靠性和稳定性，还能减少PBTI的影响。
-
公开(公告)号：CN108511022A
公开(公告)日：2018-09-07
申请号：CN201810257784.4
申请日：2018-03-27
Applicant: 苏州大学
Abstract: 本发明公开了一种基于串联晶体管型的改进的差分架构Nor flash存储单元及存储器，包括对称分布的第一、第二两管串联型Nor flash单元，第一两管串联型Nor flash单元包括PMOS晶体管M1和浮栅晶体管M2，第二两管串联型Nor flash单元包括PMOS晶体管M3和浮栅晶体管M4，第一、第二两管串联型Nor flash单元上接位线BL控制电路模块和灵敏放大电路模块，下接源线SL控制电路模块，PMOS晶体管M1和M3的漏极作为存储单元的两根位线，浮栅晶体管M2和M4的控制栅作为存储单元的两根字线，源极作为存储单元的两根源线；还包括跨接在两根位线的公共端以及PMOS晶体管M1和M3的栅极的公共端之间的NBTI恢复电路。本发明能有效改善NBTI效应的影响，极大增加存储单元的可靠性及存储寿命。
-
公开(公告)号：CN108305662A
公开(公告)日：2018-07-20
申请号：CN201810258826.6
申请日：2018-03-27
Applicant: 苏州大学
Abstract: 本发明公开了一种基于熔丝特性的改进的差分架构OTP存储单元及存储器，包括呈差分对称结构的第一、第二晶体管熔丝串联型OTP存储单元，第一晶体管熔丝串联型OTP存储单元包括串联的PMOS晶体管MP1和熔丝R1，第二晶体管熔丝串联型OTP存储单元包括PMOS晶体管MP2和熔丝R2，第一晶体管熔丝串联型OTP存储单元和第二晶体管熔丝串联型OTP存储单元上接源线SL控制电路模块，下接位线BL控制电路模块和灵敏放大电路模块；还包括一跨接在两根字线的公共端以及两根源线的公共端之间的NBTI恢复电路。本发明不仅能够避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，还能有效改善NBTI效应的影响，极大地增加存储单元的可靠性及存储寿命。
-
公开(公告)号：CN108305651A
公开(公告)日：2018-07-20
申请号：CN201810089388.5
申请日：2018-01-30
Applicant: 苏州大学
IPC: G11C11/408 , G11C11/4094
Abstract: 本发明公开了一种差分的浮栅型DRAM存储单元及DRAM存储器，该存储单元包括对称分布的单管浮栅动态存储单元晶体管M1和单管浮栅动态存储单元晶体管M2，所述晶体管M1和晶体管M2上接源线SL控制电路模块，所述晶体管M1和晶体管M2下接位线BL控制电路模块和灵敏放大电路模块，所述晶体管M1和晶体管M2的源极分别作为存储单元的两根源线SL1和SL2；所述晶体管M1和晶体管M2的漏极分别作为存储单元的两根位线BL1和BL2；所述晶体管M1和晶体管M2的第二层栅极作为存储单元的控制栅CG1和CG2；还包括跨接在控制栅CG1和CG2的公共端与位线BL1和BL2的公共端之间的PBTI恢复电路。本发明不仅能够提高该存储单元的读操作的可靠性和稳定性，还能减少PBTI的影响。
-
公开(公告)号：CN108305653A
公开(公告)日：2018-07-20
申请号：CN201810090243.7
申请日：2018-01-30
Applicant: 苏州大学
IPC: G11C11/417
Abstract: 本发明公开了一种存储器，包括至少一个全局控制电路和追踪驱动电路、若干存储单元、追踪单元、追踪控制电路以及相应的若干条内嵌于存储单元阵列的不同追踪路径，所述全局控制电路、追踪驱动电路、追踪路径、追踪单元以及追踪控制电路在信号传输方向上依次传输连接，还包括基于追踪控制电路的NBTI保护电路。本发明能够实现更加精确的追踪，同时避免追踪控制电路中的PMOS受NBTI影响导致整个时序漂移，提高了电路的稳定性。
-
-
-
-
-
-
-
Search Results
8
records
(took 0.016 seconds)
