-
公开(公告)号：CN106653072B
公开(公告)日：2019-04-12
申请号：CN201710063682.4
申请日：2017-02-03
Applicant: 苏州大学
IPC: G11C7/06
Abstract: 本发明公开了一种伪器件辅助灵敏放大器电路，其包括第一反相器、第二反相器、第三反相器、第一PMOS晶体管、第二PMOS晶体管和第一NMOS晶体管，所述第一反相器的输出端连接到第二反相器的输入端，所述第二反相器的输出端连接到第一反相器的输入端，还包括伪器件第二NMOS晶体管和第三NMOS晶体管，所述第二NMOS晶体管的源极和漏极均连接到第一反相器的输出端，所述第三NMOS晶体管的源极和漏极均连接到第二反相器的输出端，所述第二NMOS晶体管和第三NMOS晶体管的栅极均连接到第三反相器的输入端。本发明有效地改进传统灵敏放大器由于电容耦合减少初始压差的影响，提升灵敏放大器的良率和速度，同时不影响原电路版图的面积。
-
公开(公告)号：CN109300933A
公开(公告)日：2019-02-01
申请号：CN201811384438.9
申请日：2018-11-20
Applicant: 苏州大学
Abstract: 本发明公开了一种阻型存储器结构，包括MOSFET管、复数个阻型存储单元和复数条对应阻型存储单元的位线；所述MOSFET管的源极连接到源极线，栅极连接到字线，漏极分别连接到各阻型存储单元的一端，各阻型存储单元的另一端连接到其对应的位线。本发明能够减小阻型存储器的面积，提高阻型存储器的存储密度。
-
公开(公告)号：CN109994140A
公开(公告)日：2019-07-09
申请号：CN201910358687.9
申请日：2019-04-30
Applicant: 苏州大学
Abstract: 本发明公开了一种阻类存储器预放大灵敏放大电路，通过将第一反相器和第二反相器组成放大器锁存结构，其中，第一传输门的输入端连接到第一位线BL，第一传输门的输出端分别连接到第一反相器的输出端和第二反相器的输入端，第二传输门的输入端连接到第二位线BLB，第二传输门的输出端分别连接到第一反相器的输入端和第二反相器的输出端；NMOS管MN3的源极分别连接到第一反相器的接地端和第二反相器的接地端，NMOS管MN3的漏极接地，NMOS管MN3的栅极连接到第三反相器输出端的使能信号Venb，反相器的输入端接使能信号Ven；第一传输门和第二传输门均由使能信号Ven和Venb进行控制。本发明能够有效增加阻类存储器灵敏放大的预放大能力。
-
公开(公告)号：CN109215711A
公开(公告)日：2019-01-15
申请号：CN201811385818.4
申请日：2018-11-20
Applicant: 苏州大学
Abstract: 本发明公开了一种阻型存储器写入验证电路，包括运算放大器、晶体管MP1、晶体管MN1以及电流电压转换电路；所述运算放大器的正相输入端连接输入参考电压，所述运算放大器的反相输入端连接到阻型存储器的写入端，所述运算放大器的输出端连接到晶体管MN1的栅极，所述晶体管MN1的漏极连接到阻型存储器的写入端，所述晶体管MN1的源极连接到晶体管MP1的漏极，所述晶体管MP1的源极连接到电源端，所述晶体管MP1的漏极和栅极均连接到电流电压转换电路的输入端。本发明通过优化写入验证，提高了阻型存储器的写入速度。
-
公开(公告)号：CN109994140B
公开(公告)日：2023-11-28
申请号：CN201910358687.9
申请日：2019-04-30
Applicant: 苏州大学
Abstract: 本发明公开了一种阻类存储器预放大灵敏放大电路，通过将第一反相器和第二反相器组成放大器锁存结构，其中，第一传输门的输入端连接到第一位线BL，第一传输门的输出端分别连接到第一反相器的输出端和第二反相器的输入端，第二传输门的输入端连接到第二位线BLB，第二传输门的输出端分别连接到第一反相器的输入端和第二反相器的输出端；NMOS管MN3的源极分别连接到第一反相器的接地端和第二反相器的接地端，NMOS管MN3的漏极接地，NMOS管MN3的栅极连接到第三反相器输出端的使能信号Venb，反相器的输入端接使能信号Ven；第一传输门和第二传输门均由使能信号Ven和Venb进行控制。本发明能够有效增加阻类存储器灵敏放大的预放大能力。
-
Patent Agency Ranking
公开(公告)号：CN111145809A
公开(公告)日：2020-05-12
申请号：CN202010134721.7
申请日：2020-03-02
Applicant: 苏州大学
IPC: G11C11/412 , G11C11/417
Abstract: 本发明是一种基于FinFET工艺SRAM抗辐照单元，包括基于FinFET工艺构成的DICE抗辐照单元，所述DICE抗辐照单元包括读字线RWL和写字线WL，所述读字线RWL和写字线WL连接至相应电平，以控制PMOS传输管开关，分开读写操作。本发明的抗辐照单元能提高抗辐照效果，并能提高读稳定性，消除由于小尺寸上拉管工艺偏差造成的写失败问题。
-
公开(公告)号：CN106653072A
公开(公告)日：2017-05-10
申请号：CN201710063682.4
申请日：2017-02-03
Applicant: 苏州大学
IPC: G11C7/06
CPC classification number: G11C7/06
Abstract: 本发明公开了一种伪器件辅助灵敏放大器电路，其包括第一反相器、第二反相器、第三反相器、第一PMOS晶体管、第二PMOS晶体管和第一NMOS晶体管，所述第一反相器的输出端连接到第二反相器的输入端，所述第二反相器的输出端连接到第一反相器的输入端，还包括伪器件第二NMOS晶体管和第三NMOS晶体管，所述第二NMOS晶体管的源极和漏极均连接到第一反相器的输出端，所述第三NMOS晶体管的源极和漏极均连接到第二反相器的输出端，所述第二NMOS晶体管和第三NMOS晶体管的栅极均连接到第三反相器的输入端。本发明有效地改进传统灵敏放大器由于电容耦合减少初始压差的影响，提升灵敏放大器的良率和速度，同时不影响原电路版图的面积。
-
公开(公告)号：CN112331247A
公开(公告)日：2021-02-05
申请号：CN202011228659.4
申请日：2020-11-06
Applicant: 苏州大学
Abstract: 本发明公开了一种基于忆阻元件和蕴含逻辑的非易失性存储器，包括一选通管；用于存储写入时的数据的第一忆阻器；用于辅助判断第一忆阻器是否写入正确的第二忆阻器；一定值电阻；所述选通管的源极电性连接到DL端，所述选通管的栅极电性连接到WL端，所述选通管的漏极分别电性连接到第一忆阻器的负极、第二忆阻器的负极和定值电阻的一端，所述第一忆阻器的正极电性连接到BL端，所述第二忆阻器的正极电性连接到CL端，所述定值电阻的另一端接地。本发明能够在读取数据时忽略写入失效带来的错误，同时结合相应的时序可以检测出单元是否写入失效以及识别出具体哪种失效。
-
公开(公告)号：CN106782640A
公开(公告)日：2017-05-31
申请号：CN201710063686.2
申请日：2017-02-03
Applicant: 苏州大学
IPC: G11C11/16
CPC classification number: G11C11/1675
Abstract: 本发明公开了一种基于STT‑MTJ的MRAM单元控制电路，其包括第一字线逻辑电路、负脉冲产生电路、第二字线控制电路、第一反相器和第二反相器；所述第一字线逻辑电路的输出端连接到第一反相器的输入端，所述第一反相器的输出端连接到第一字线，所述第一反相器的接地端连接到负脉冲产生电路；所述第二字线控制电路的输出端连接到第二反相器的输入端，所述第二反相器的输出端连接到第二字线。本发明能够补偿写0过程电流，从而有效避免写0过程产生误操作。
-
公开(公告)号：CN208938658U
公开(公告)日：2019-06-04
申请号：CN201821912217.X
申请日：2018-11-20
Applicant: 苏州大学
Abstract: 本实用新型公开了一种阻型存储器写入验证电路，包括运算放大器、晶体管MP1、晶体管MN1以及电流电压转换电路；所述运算放大器的正相输入端连接输入参考电压，所述运算放大器的反相输入端连接到阻型存储器的写入端，所述运算放大器的输出端连接到晶体管MN1的栅极，所述晶体管MN1的漏极连接到阻型存储器的写入端，所述晶体管MN1的源极连接到晶体管MP1的漏极，所述晶体管MP1的源极连接到电源端，所述晶体管MP1的漏极和栅极均连接到电流电压转换电路的输入端。本实用新型通过优化写入验证，提高了阻型存储器的写入速度。(ESM)同样的发明创造已同日申请发明专利
-
-
-
-
-
-
-
-
-
Search Results
17
records
(took 0.016 seconds)
