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公开(公告)号：CN109994140B
公开(公告)日：2023-11-28
申请号：CN201910358687.9
申请日：2019-04-30
Applicant: 苏州大学
Abstract: 本发明公开了一种阻类存储器预放大灵敏放大电路，通过将第一反相器和第二反相器组成放大器锁存结构，其中，第一传输门的输入端连接到第一位线BL，第一传输门的输出端分别连接到第一反相器的输出端和第二反相器的输入端，第二传输门的输入端连接到第二位线BLB，第二传输门的输出端分别连接到第一反相器的输入端和第二反相器的输出端；NMOS管MN3的源极分别连接到第一反相器的接地端和第二反相器的接地端，NMOS管MN3的漏极接地，NMOS管MN3的栅极连接到第三反相器输出端的使能信号Venb，反相器的输入端接使能信号Ven；第一传输门和第二传输门均由使能信号Ven和Venb进行控制。本发明能够有效增加阻类存储器灵敏放大的预放大能力。
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公开(公告)号：CN108665923A
公开(公告)日：2018-10-16
申请号：CN201810090265.3
申请日：2018-01-30
Applicant: 苏州大学
IPC: G11C11/419
Abstract: 本发明公开了一种SRAM存储器，包括跟踪时钟发生器以及对称分布的两个SRAM阵列，每个SRAM阵列的上部均设有一跟踪行，外侧均设有一跟踪列，每个SRAM阵列的上方位于跟踪行的外侧设有一时序追踪单元dummy cell，每个SRAM阵列的下方设有一dummy SA读出放大器，跟踪时钟发生器的输出端INTERNAL-CLK分别经两条穿过跟踪行的跟踪字线与两侧的时序追踪单元dummy cell连接，每个时序追踪单元dummy cell经一条穿过跟踪列的跟踪位线与dummy SA读出放大器连接，dummy SA读出放大器的输出端经一判决器连接到跟踪时钟发生器的输入端，还包括基于dummy SA读出放大器的PBTI保护电路。本发明不仅能降低存储器由于跟踪路径导致失效的概率，增加追踪操作的准确性，还能消除PBTI效应的影响，提高电路的可靠性。
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公开(公告)号：CN108511022A
公开(公告)日：2018-09-07
申请号：CN201810257784.4
申请日：2018-03-27
Applicant: 苏州大学
Abstract: 本发明公开了一种基于串联晶体管型的改进的差分架构Nor flash存储单元及存储器，包括对称分布的第一、第二两管串联型Nor flash单元，第一两管串联型Nor flash单元包括PMOS晶体管M1和浮栅晶体管M2，第二两管串联型Nor flash单元包括PMOS晶体管M3和浮栅晶体管M4，第一、第二两管串联型Nor flash单元上接位线BL控制电路模块和灵敏放大电路模块，下接源线SL控制电路模块，PMOS晶体管M1和M3的漏极作为存储单元的两根位线，浮栅晶体管M2和M4的控制栅作为存储单元的两根字线，源极作为存储单元的两根源线；还包括跨接在两根位线的公共端以及PMOS晶体管M1和M3的栅极的公共端之间的NBTI恢复电路。本发明能有效改善NBTI效应的影响，极大增加存储单元的可靠性及存储寿命。
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公开(公告)号：CN108665923B
公开(公告)日：2021-11-23
申请号：CN201810090265.3
申请日：2018-01-30
Applicant: 苏州大学
IPC: G11C11/419
Abstract: 本发明公开了一种SRAM存储器，包括跟踪时钟发生器以及对称分布的两个SRAM阵列，每个SRAM阵列的上部均设有一跟踪行，外侧均设有一跟踪列，每个SRAM阵列的上方位于跟踪行的外侧设有一时序追踪单元dummy cell，每个SRAM阵列的下方设有一dummy SA读出放大器，跟踪时钟发生器的输出端INTERNAL‑CLK分别经两条穿过跟踪行的跟踪字线与两侧的时序追踪单元dummy cell连接，每个时序追踪单元dummy cell经一条穿过跟踪列的跟踪位线与dummy SA读出放大器连接，dummy SA读出放大器的输出端经一判决器连接到跟踪时钟发生器的输入端，还包括基于dummy SA读出放大器的PBTI保护电路。本发明不仅能降低存储器由于跟踪路径导致失效的概率，增加追踪操作的准确性，还能消除PBTI效应的影响，提高电路的可靠性。
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公开(公告)号：CN109994140A
公开(公告)日：2019-07-09
申请号：CN201910358687.9
申请日：2019-04-30
Applicant: 苏州大学
Abstract: 本发明公开了一种阻类存储器预放大灵敏放大电路，通过将第一反相器和第二反相器组成放大器锁存结构，其中，第一传输门的输入端连接到第一位线BL，第一传输门的输出端分别连接到第一反相器的输出端和第二反相器的输入端，第二传输门的输入端连接到第二位线BLB，第二传输门的输出端分别连接到第一反相器的输入端和第二反相器的输出端；NMOS管MN3的源极分别连接到第一反相器的接地端和第二反相器的接地端，NMOS管MN3的漏极接地，NMOS管MN3的栅极连接到第三反相器输出端的使能信号Venb，反相器的输入端接使能信号Ven；第一传输门和第二传输门均由使能信号Ven和Venb进行控制。本发明能够有效增加阻类存储器灵敏放大的预放大能力。
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Patent Agency Ranking
公开(公告)号：CN108305662A
公开(公告)日：2018-07-20
申请号：CN201810258826.6
申请日：2018-03-27
Applicant: 苏州大学
Abstract: 本发明公开了一种基于熔丝特性的改进的差分架构OTP存储单元及存储器，包括呈差分对称结构的第一、第二晶体管熔丝串联型OTP存储单元，第一晶体管熔丝串联型OTP存储单元包括串联的PMOS晶体管MP1和熔丝R1，第二晶体管熔丝串联型OTP存储单元包括PMOS晶体管MP2和熔丝R2，第一晶体管熔丝串联型OTP存储单元和第二晶体管熔丝串联型OTP存储单元上接源线SL控制电路模块，下接位线BL控制电路模块和灵敏放大电路模块；还包括一跨接在两根字线的公共端以及两根源线的公共端之间的NBTI恢复电路。本发明不仅能够避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，还能有效改善NBTI效应的影响，极大地增加存储单元的可靠性及存储寿命。
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公开(公告)号：CN108520767A
公开(公告)日：2018-09-11
申请号：CN201810258795.4
申请日：2018-03-27
Applicant: 苏州大学
Abstract: 本发明公开了一种基于串联晶体管型的改进的差分架构OTP存储单元及存储器，包括呈差分对称结构的第一、第二两管串联型OTP存储单元，第一两管串联型OTP存储单元包括串联的PMOS晶体管MP1和PMOS晶体管MP2，第二两管串联型OTP存储单元包括串联的PMOS晶体管MP3和PMOS晶体管MP4，第一两管串联型OTP存储单元和第二两管串联型OTP存储单元上接源线SL控制电路模块，下接位线BL控制电路模块和灵敏放大电路模块；还包括一跨接在两根字线的公共端以及两根源线的公共端之间的NBTI恢复电路。本发明不仅能够避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，还能有效改善NBTI效应的影响，极大地增加存储单元的可靠性及存储寿命。
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公开(公告)号：CN108711442A
公开(公告)日：2018-10-26
申请号：CN201810089420.X
申请日：2018-01-30
Applicant: 苏州大学
CPC classification number: G11C16/26 , G11C16/045 , G11C16/3422 , G11C16/3477 , G11C16/3486
Abstract: 本发明公开了一种改进的差分架构SONOS Flash存储单元及存储器，该存储单元包括差分对称分布的两个完全相同的SONOS晶体管M1和SONOS晶体管M2，所述SONOS晶体管M1和SONOS晶体管M2的栅极相连，作为整个存储单元的字线;所述SONOS晶体管M1和SONOS晶体管M2的漏极分别连接存储单元的两根源线SL1和SL2;所述SONOS晶体管M1和SONOS晶体管M2的源极分别作为存储单元的两根位线BL1和BL2，并作为一组差分对输入到灵敏放大器中；还包括跨接在所述SONOS晶体管M1和SONOS晶体管M2的栅极的公共端与源线SL1和SL2的公共端之间的PBTI恢复电路。本发明能够有效避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，同时能够减少PBTI的影响。
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公开(公告)号：CN108305657A
公开(公告)日：2018-07-20
申请号：CN201810089422.9
申请日：2018-01-30
Applicant: 苏州大学
Abstract: 本发明公开了一种改进的差分架构ETOX flash存储单元及存储器，该存储单元一包括对称分布的浮栅晶体管M1和浮栅晶体管M2，所述浮栅晶体管M1和浮栅晶体管M2上接源线SL控制电路模块，所述浮栅晶体管M1和浮栅晶体管M2下接位线BL控制电路模块和灵敏放大电路模块，所述浮栅晶体管M1和浮栅晶体管M2的源极分别作为存储单元的两根源线SL1和SL2；所述浮栅晶体管M1和浮栅晶体管M2的漏极分别作为存储单元的两根位线BL1和BL2；所述浮栅晶体管M1和浮栅晶体管M2的第二层栅极作为存储单元的控制栅CG1和CG2；还包括跨接在控制栅CG1和CG2的公共端与位线BL1和BL2的公共端之间的PBTI恢复电路。本发明不仅能够提高该存储单元的读操作的可靠性和稳定性，还能减少PBTI的影响。
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公开(公告)号：CN209641353U
公开(公告)日：2019-11-15
申请号：CN201920611957.8
申请日：2019-04-30
Applicant: 苏州大学
Abstract: 本实用新型公开了一种阻类存储器预放大灵敏放大电路，通过将第一反相器和第二反相器组成放大器锁存结构，其中，第一传输门的输入端连接到第一位线BL，第一传输门的输出端分别连接到第一反相器的输出端和第二反相器的输入端，第二传输门的输入端连接到第二位线BLB，第二传输门的输出端分别连接到第一反相器的输入端和第二反相器的输出端；NMOS管MN3的源极分别连接到第一反相器的接地端和第二反相器的接地端，NMOS管MN3的漏极接地，NMOS管MN3的栅极连接到第三反相器输出端的使能信号Venb，反相器的输入端接使能信号Ven；第一传输门和第二传输门均由使能信号Ven和Venb进行控制。本实用新型能够有效增加阻类存储器灵敏放大的预放大能力。(ESM)同样的发明创造已同日申请发明专利
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