-
公开(公告)号：CN108665923A
公开(公告)日：2018-10-16
申请号：CN201810090265.3
申请日：2018-01-30
Applicant: 苏州大学
IPC: G11C11/419
Abstract: 本发明公开了一种SRAM存储器，包括跟踪时钟发生器以及对称分布的两个SRAM阵列，每个SRAM阵列的上部均设有一跟踪行，外侧均设有一跟踪列，每个SRAM阵列的上方位于跟踪行的外侧设有一时序追踪单元dummy cell，每个SRAM阵列的下方设有一dummy SA读出放大器，跟踪时钟发生器的输出端INTERNAL-CLK分别经两条穿过跟踪行的跟踪字线与两侧的时序追踪单元dummy cell连接，每个时序追踪单元dummy cell经一条穿过跟踪列的跟踪位线与dummy SA读出放大器连接，dummy SA读出放大器的输出端经一判决器连接到跟踪时钟发生器的输入端，还包括基于dummy SA读出放大器的PBTI保护电路。本发明不仅能降低存储器由于跟踪路径导致失效的概率，增加追踪操作的准确性，还能消除PBTI效应的影响，提高电路的可靠性。
-
公开(公告)号：CN108461103A
公开(公告)日：2018-08-28
申请号：CN201810089416.3
申请日：2018-01-30
Applicant: 苏州大学
IPC: G11C11/419 , G11C11/412 , G11C7/10
Abstract: 本发明公开了一种提高SRAM良率的补偿电路，尤其包括以PMOS补偿电路，PMOS补偿电路的时序追踪位线DBL路径的一端与时序追踪单元Dummy Cell的一端连接，时序追踪位线DBL路径的另一端连接时序控制电路FSM Logic，时序控制电路FSM Logic通过灵敏放大器SA使能信号路径SAEN与灵敏放大器SA连接，时序追踪单元Dummy Cell的另一端连接时序追踪字线DWL，时序追踪字线DWL与字线WL连接，字线WL上连接有复数个存储单元，存储单元与列选择电路Column-Mux连接；PMOS补偿电路包括一个反相器INV以及一基于反相器INV的NBTI保护电路。本发明不但能够提升工艺偏差客观存在条件下的SRAM良率，使SRAM读出灵敏放大器最小DeltaV会落在最坏SS工艺角下，减小面积和功耗，还能有效改善关键P的NBTI效应，避免整个时序发生漂移。
-
公开(公告)号：CN108665919A
公开(公告)日：2018-10-16
申请号：CN201810089418.2
申请日：2018-01-30
Applicant: 苏州大学
IPC: G11C7/06
Abstract: 本发明公开了一种改进的差分架构XPM存储单元及存储器，该存储单元包括差分对称分布的两个完全相同的含有MOS场效应晶体管M1和MOS数据存储元件M2的第一支路以及包含第二支路包括MOS场效应晶体管M3和MOS数据存储元件M4的第二支路，所述MOS场效应晶体管M1和MOS场效应晶体管M3的栅极相连；所述MOS数据存储元件M2与MOS场效应晶体管M1的源极相连，所述MOS数据存储元件M4与MOS场效应晶体管M3的源极相连，分别作为存储单元的源线SL1和SL2；所述MOS场效应晶体管M1和MOS场效应晶体管M3的漏极作为存储单元的两根位线BL1和BL2；还包括用于减少PBTI的影响的PBTI恢复电路。本发明能够有效避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，同时能够减少PBTI的影响。
-
Patent Agency Ranking
公开(公告)号：CN108305651A
公开(公告)日：2018-07-20
申请号：CN201810089388.5
申请日：2018-01-30
Applicant: 苏州大学
IPC: G11C11/408 , G11C11/4094
Abstract: 本发明公开了一种差分的浮栅型DRAM存储单元及DRAM存储器，该存储单元包括对称分布的单管浮栅动态存储单元晶体管M1和单管浮栅动态存储单元晶体管M2，所述晶体管M1和晶体管M2上接源线SL控制电路模块，所述晶体管M1和晶体管M2下接位线BL控制电路模块和灵敏放大电路模块，所述晶体管M1和晶体管M2的源极分别作为存储单元的两根源线SL1和SL2；所述晶体管M1和晶体管M2的漏极分别作为存储单元的两根位线BL1和BL2；所述晶体管M1和晶体管M2的第二层栅极作为存储单元的控制栅CG1和CG2；还包括跨接在控制栅CG1和CG2的公共端与位线BL1和BL2的公共端之间的PBTI恢复电路。本发明不仅能够提高该存储单元的读操作的可靠性和稳定性，还能减少PBTI的影响。
-
公开(公告)号：CN108665923B
公开(公告)日：2021-11-23
申请号：CN201810090265.3
申请日：2018-01-30
Applicant: 苏州大学
IPC: G11C11/419
Abstract: 本发明公开了一种SRAM存储器，包括跟踪时钟发生器以及对称分布的两个SRAM阵列，每个SRAM阵列的上部均设有一跟踪行，外侧均设有一跟踪列，每个SRAM阵列的上方位于跟踪行的外侧设有一时序追踪单元dummy cell，每个SRAM阵列的下方设有一dummy SA读出放大器，跟踪时钟发生器的输出端INTERNAL‑CLK分别经两条穿过跟踪行的跟踪字线与两侧的时序追踪单元dummy cell连接，每个时序追踪单元dummy cell经一条穿过跟踪列的跟踪位线与dummy SA读出放大器连接，dummy SA读出放大器的输出端经一判决器连接到跟踪时钟发生器的输入端，还包括基于dummy SA读出放大器的PBTI保护电路。本发明不仅能降低存储器由于跟踪路径导致失效的概率，增加追踪操作的准确性，还能消除PBTI效应的影响，提高电路的可靠性。
-
公开(公告)号：CN108305653A
公开(公告)日：2018-07-20
申请号：CN201810090243.7
申请日：2018-01-30
Applicant: 苏州大学
IPC: G11C11/417
Abstract: 本发明公开了一种存储器，包括至少一个全局控制电路和追踪驱动电路、若干存储单元、追踪单元、追踪控制电路以及相应的若干条内嵌于存储单元阵列的不同追踪路径，所述全局控制电路、追踪驱动电路、追踪路径、追踪单元以及追踪控制电路在信号传输方向上依次传输连接，还包括基于追踪控制电路的NBTI保护电路。本发明能够实现更加精确的追踪，同时避免追踪控制电路中的PMOS受NBTI影响导致整个时序漂移，提高了电路的稳定性。
-
公开(公告)号：CN108711442A
公开(公告)日：2018-10-26
申请号：CN201810089420.X
申请日：2018-01-30
Applicant: 苏州大学
CPC classification number: G11C16/26 , G11C16/045 , G11C16/3422 , G11C16/3477 , G11C16/3486
Abstract: 本发明公开了一种改进的差分架构SONOS Flash存储单元及存储器，该存储单元包括差分对称分布的两个完全相同的SONOS晶体管M1和SONOS晶体管M2，所述SONOS晶体管M1和SONOS晶体管M2的栅极相连，作为整个存储单元的字线;所述SONOS晶体管M1和SONOS晶体管M2的漏极分别连接存储单元的两根源线SL1和SL2;所述SONOS晶体管M1和SONOS晶体管M2的源极分别作为存储单元的两根位线BL1和BL2，并作为一组差分对输入到灵敏放大器中；还包括跨接在所述SONOS晶体管M1和SONOS晶体管M2的栅极的公共端与源线SL1和SL2的公共端之间的PBTI恢复电路。本发明能够有效避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，同时能够减少PBTI的影响。
-
公开(公告)号：CN108305657A
公开(公告)日：2018-07-20
申请号：CN201810089422.9
申请日：2018-01-30
Applicant: 苏州大学
Abstract: 本发明公开了一种改进的差分架构ETOX flash存储单元及存储器，该存储单元一包括对称分布的浮栅晶体管M1和浮栅晶体管M2，所述浮栅晶体管M1和浮栅晶体管M2上接源线SL控制电路模块，所述浮栅晶体管M1和浮栅晶体管M2下接位线BL控制电路模块和灵敏放大电路模块，所述浮栅晶体管M1和浮栅晶体管M2的源极分别作为存储单元的两根源线SL1和SL2；所述浮栅晶体管M1和浮栅晶体管M2的漏极分别作为存储单元的两根位线BL1和BL2；所述浮栅晶体管M1和浮栅晶体管M2的第二层栅极作为存储单元的控制栅CG1和CG2；还包括跨接在控制栅CG1和CG2的公共端与位线BL1和BL2的公共端之间的PBTI恢复电路。本发明不仅能够提高该存储单元的读操作的可靠性和稳定性，还能减少PBTI的影响。
-
-
-
-
-
-
-
Search Results
8
records
(took 0.013 seconds)
