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公开(公告)号：CN106653072B
公开(公告)日：2019-04-12
申请号：CN201710063682.4
申请日：2017-02-03
Applicant: 苏州大学
IPC: G11C7/06
Abstract: 本发明公开了一种伪器件辅助灵敏放大器电路，其包括第一反相器、第二反相器、第三反相器、第一PMOS晶体管、第二PMOS晶体管和第一NMOS晶体管，所述第一反相器的输出端连接到第二反相器的输入端，所述第二反相器的输出端连接到第一反相器的输入端，还包括伪器件第二NMOS晶体管和第三NMOS晶体管，所述第二NMOS晶体管的源极和漏极均连接到第一反相器的输出端，所述第三NMOS晶体管的源极和漏极均连接到第二反相器的输出端，所述第二NMOS晶体管和第三NMOS晶体管的栅极均连接到第三反相器的输入端。本发明有效地改进传统灵敏放大器由于电容耦合减少初始压差的影响，提升灵敏放大器的良率和速度，同时不影响原电路版图的面积。
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公开(公告)号：CN108511022A
公开(公告)日：2018-09-07
申请号：CN201810257784.4
申请日：2018-03-27
Applicant: 苏州大学
Abstract: 本发明公开了一种基于串联晶体管型的改进的差分架构Nor flash存储单元及存储器，包括对称分布的第一、第二两管串联型Nor flash单元，第一两管串联型Nor flash单元包括PMOS晶体管M1和浮栅晶体管M2，第二两管串联型Nor flash单元包括PMOS晶体管M3和浮栅晶体管M4，第一、第二两管串联型Nor flash单元上接位线BL控制电路模块和灵敏放大电路模块，下接源线SL控制电路模块，PMOS晶体管M1和M3的漏极作为存储单元的两根位线，浮栅晶体管M2和M4的控制栅作为存储单元的两根字线，源极作为存储单元的两根源线；还包括跨接在两根位线的公共端以及PMOS晶体管M1和M3的栅极的公共端之间的NBTI恢复电路。本发明能有效改善NBTI效应的影响，极大增加存储单元的可靠性及存储寿命。
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公开(公告)号：CN108461103A
公开(公告)日：2018-08-28
申请号：CN201810089416.3
申请日：2018-01-30
Applicant: 苏州大学
IPC: G11C11/419 , G11C11/412 , G11C7/10
Abstract: 本发明公开了一种提高SRAM良率的补偿电路，尤其包括以PMOS补偿电路，PMOS补偿电路的时序追踪位线DBL路径的一端与时序追踪单元Dummy Cell的一端连接，时序追踪位线DBL路径的另一端连接时序控制电路FSM Logic，时序控制电路FSM Logic通过灵敏放大器SA使能信号路径SAEN与灵敏放大器SA连接，时序追踪单元Dummy Cell的另一端连接时序追踪字线DWL，时序追踪字线DWL与字线WL连接，字线WL上连接有复数个存储单元，存储单元与列选择电路Column-Mux连接；PMOS补偿电路包括一个反相器INV以及一基于反相器INV的NBTI保护电路。本发明不但能够提升工艺偏差客观存在条件下的SRAM良率，使SRAM读出灵敏放大器最小DeltaV会落在最坏SS工艺角下，减小面积和功耗，还能有效改善关键P的NBTI效应，避免整个时序发生漂移。
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公开(公告)号：CN106653072A
公开(公告)日：2017-05-10
申请号：CN201710063682.4
申请日：2017-02-03
Applicant: 苏州大学
IPC: G11C7/06
CPC classification number: G11C7/06
Abstract: 本发明公开了一种伪器件辅助灵敏放大器电路，其包括第一反相器、第二反相器、第三反相器、第一PMOS晶体管、第二PMOS晶体管和第一NMOS晶体管，所述第一反相器的输出端连接到第二反相器的输入端，所述第二反相器的输出端连接到第一反相器的输入端，还包括伪器件第二NMOS晶体管和第三NMOS晶体管，所述第二NMOS晶体管的源极和漏极均连接到第一反相器的输出端，所述第三NMOS晶体管的源极和漏极均连接到第二反相器的输出端，所述第二NMOS晶体管和第三NMOS晶体管的栅极均连接到第三反相器的输入端。本发明有效地改进传统灵敏放大器由于电容耦合减少初始压差的影响，提升灵敏放大器的良率和速度，同时不影响原电路版图的面积。
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公开(公告)号：CN108665919A
公开(公告)日：2018-10-16
申请号：CN201810089418.2
申请日：2018-01-30
Applicant: 苏州大学
IPC: G11C7/06
Abstract: 本发明公开了一种改进的差分架构XPM存储单元及存储器，该存储单元包括差分对称分布的两个完全相同的含有MOS场效应晶体管M1和MOS数据存储元件M2的第一支路以及包含第二支路包括MOS场效应晶体管M3和MOS数据存储元件M4的第二支路，所述MOS场效应晶体管M1和MOS场效应晶体管M3的栅极相连；所述MOS数据存储元件M2与MOS场效应晶体管M1的源极相连，所述MOS数据存储元件M4与MOS场效应晶体管M3的源极相连，分别作为存储单元的源线SL1和SL2；所述MOS场效应晶体管M1和MOS场效应晶体管M3的漏极作为存储单元的两根位线BL1和BL2；还包括用于减少PBTI的影响的PBTI恢复电路。本发明能够有效避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，同时能够减少PBTI的影响。
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Patent Agency Ranking
公开(公告)号：CN108520767A
公开(公告)日：2018-09-11
申请号：CN201810258795.4
申请日：2018-03-27
Applicant: 苏州大学
Abstract: 本发明公开了一种基于串联晶体管型的改进的差分架构OTP存储单元及存储器，包括呈差分对称结构的第一、第二两管串联型OTP存储单元，第一两管串联型OTP存储单元包括串联的PMOS晶体管MP1和PMOS晶体管MP2，第二两管串联型OTP存储单元包括串联的PMOS晶体管MP3和PMOS晶体管MP4，第一两管串联型OTP存储单元和第二两管串联型OTP存储单元上接源线SL控制电路模块，下接位线BL控制电路模块和灵敏放大电路模块；还包括一跨接在两根字线的公共端以及两根源线的公共端之间的NBTI恢复电路。本发明不仅能够避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，还能有效改善NBTI效应的影响，极大地增加存储单元的可靠性及存储寿命。
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公开(公告)号：CN106782640A
公开(公告)日：2017-05-31
申请号：CN201710063686.2
申请日：2017-02-03
Applicant: 苏州大学
IPC: G11C11/16
CPC classification number: G11C11/1675
Abstract: 本发明公开了一种基于STT‑MTJ的MRAM单元控制电路，其包括第一字线逻辑电路、负脉冲产生电路、第二字线控制电路、第一反相器和第二反相器；所述第一字线逻辑电路的输出端连接到第一反相器的输入端，所述第一反相器的输出端连接到第一字线，所述第一反相器的接地端连接到负脉冲产生电路；所述第二字线控制电路的输出端连接到第二反相器的输入端，所述第二反相器的输出端连接到第二字线。本发明能够补偿写0过程电流，从而有效避免写0过程产生误操作。
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公开(公告)号：CN108305662A
公开(公告)日：2018-07-20
申请号：CN201810258826.6
申请日：2018-03-27
Applicant: 苏州大学
Abstract: 本发明公开了一种基于熔丝特性的改进的差分架构OTP存储单元及存储器，包括呈差分对称结构的第一、第二晶体管熔丝串联型OTP存储单元，第一晶体管熔丝串联型OTP存储单元包括串联的PMOS晶体管MP1和熔丝R1，第二晶体管熔丝串联型OTP存储单元包括PMOS晶体管MP2和熔丝R2，第一晶体管熔丝串联型OTP存储单元和第二晶体管熔丝串联型OTP存储单元上接源线SL控制电路模块，下接位线BL控制电路模块和灵敏放大电路模块；还包括一跨接在两根字线的公共端以及两根源线的公共端之间的NBTI恢复电路。本发明不仅能够避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，还能有效改善NBTI效应的影响，极大地增加存储单元的可靠性及存储寿命。
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公开(公告)号：CN206505723U
公开(公告)日：2017-09-19
申请号：CN201720106322.3
申请日：2017-02-03
Applicant: 苏州大学
IPC: G11C11/16
Abstract: 本实用新型公开了一种基于STT‑MTJ的MRAM单元控制电路，其包括第一字线逻辑电路、负脉冲产生电路、第二字线控制电路、第一反相器和第二反相器；所述第一字线逻辑电路的输出端连接到第一反相器的输入端，所述第一反相器的输出端连接到第一字线，所述第一反相器的接地端连接到负脉冲产生电路；所述第二字线控制电路的输出端连接到第二反相器的输入端，所述第二反相器的输出端连接到第二字线。本实用新型能够补偿写0过程电流，从而有效避免写0过程产生误操作。
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公开(公告)号：CN206532599U
公开(公告)日：2017-09-29
申请号：CN201720106319.1
申请日：2017-02-03
Applicant: 苏州大学
IPC: G11C7/06
Abstract: 本实用新型公开了一种伪器件辅助灵敏放大器电路，其包括第一反相器、第二反相器、第三反相器、第一PMOS晶体管、第二PMOS晶体管和第一NMOS晶体管，所述第一反相器的输出端连接到第二反相器的输入端，所述第二反相器的输出端连接到第一反相器的输入端，还包括伪器件第二NMOS晶体管和第三NMOS晶体管，所述第二NMOS晶体管的源极和漏极均连接到第一反相器的输出端，所述第三NMOS晶体管的源极和漏极均连接到第二反相器的输出端，所述第二NMOS晶体管和第三NMOS晶体管的栅极均连接到第三反相器的输入端。本实用新型有效地改进传统灵敏放大器由于电容耦合减少初始压差的影响，提升灵敏放大器的良率和速度，同时不影响原电路版图的面积。
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