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公开(公告)号：CN103247591B
公开(公告)日：2017-05-03
申请号：CN201310041020.9
申请日：2013-02-01
Applicant: 瑞萨电子株式会社
IPC: H01L23/495 , H01L23/31
CPC classification number: H04B1/40 , H01L23/495 , H01L23/49541 , H01L23/49575 , H01L24/73 , H01L2223/6677 , H01L2224/05553 , H01L2224/32245 , H01L2224/48137 , H01L2224/48247 , H01L2224/48257 , H01L2224/73265 , H01L2924/30107 , H01L2924/3025 , H01L2924/00012 , H01L2924/00
Abstract: 本公开涉及半导体器件和包括半导体器件的通信系统。公开了一种半导体器件，包括半导体芯片和半导体封装。该半导体封装包括由引线框架形成的天线、连接天线和半导体芯片的第一电极垫的第一导线、以及连接天线和半导体芯片的第二电极垫的第二导线。半导体芯片被放置在半导体封装的由连接半导体封装的两对相对侧边的中点的线段划分的四个区域中的一个中。半导体芯片的形心位于由连接第一连接点和第二连接点的直线段以及沿着天线连接第一和第二连接点的线构成的闭合曲线之外，其中天线和第一导线在第一连接点处连接，天线和第二导线在第二连接点处连接。
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公开(公告)号：CN102623430B
公开(公告)日：2016-05-04
申请号：CN201210019869.1
申请日：2012-01-21
Applicant: 瑞萨电子株式会社
IPC: H01L23/522 , H01L27/108 , H01L21/02 , H01L21/8242
CPC classification number: H01L27/1085 , H01L21/768 , H01L23/5223 , H01L23/53238 , H01L23/5329 , H01L23/53295 , H01L27/10814 , H01L27/10852 , H01L27/10885 , H01L27/10894 , H01L28/91 , H01L2924/0002 , H01L2924/00
Abstract: 一种半导体器件及其制造方法。该半导体器件包括：位于衬底上的多层布线层，并且其中堆叠了由布线和绝缘层构成的多个布线层；存储电路，其形成在衬底中的存储电路区域，并且具有嵌入在位于多层布线层中的凹部中的电容元件；逻辑电路，其形成在衬底中的逻辑电路区域；上部耦合布线，其堆叠在由下部电极、电容器绝缘膜和上部电极构成的电容元件上；以及帽盖层，其形成在构成逻辑电路的布线的上表面上。上部耦合布线的上表面和帽盖层的上表面构成同一平面。
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公开(公告)号：CN103686867A
公开(公告)日：2014-03-26
申请号：CN201310404400.4
申请日：2013-09-06
Applicant: 瑞萨电子株式会社
CPC classification number: H04B5/0012 , H04B5/0031 , H04B5/0037 , H04B5/0093
Abstract: 本发明涉及无线通信系统和无线通信装置。第一通信设备包含第一耦合元件并且第二通信设备包含第二耦合元件。该第一通信设备和第二通信设备被配置成在所述第一通信设备和第二通信设备之间，通过在所述第一耦合元件和第二耦合元件之间的非接触耦合，同时传输差模信号和共模信号。
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公开(公告)号：CN101523526B
公开(公告)日：2013-10-16
申请号：CN200780036603.5
申请日：2007-08-01
Applicant: 瑞萨电子株式会社
CPC classification number: H01L28/10 , H01F17/0013 , H01F27/34 , H01F41/041 , H01F2017/002 , H01F2017/004 , H01F2017/0086 , Y10T29/4902 , Y10T29/49071
Abstract: 一种电感器元件，其以多层导线结构形成，所述多层导线结构包括导线、使上方和下方的导线绝缘的绝缘层以及提供在绝缘层中并且连接上方和下方的导线的通孔，其中导线层是多个层压的层，其特征在于：至少一对垂直邻近的导线的至少一部分是卷曲导线；所述卷曲导线通过提供在其端部的通孔串联连接并且形成串联电感，其中垂直邻近的卷曲导线的电流方向相同；以及垂直邻近的卷曲导线的导线间电容大于在同一导线层中形成的其他卷曲导线之间的导线间电容。
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Patent Agency Ranking
公开(公告)号：CN102623430A
公开(公告)日：2012-08-01
申请号：CN201210019869.1
申请日：2012-01-21
Applicant: 瑞萨电子株式会社
IPC: H01L23/522 , H01L27/108 , H01L21/02 , H01L21/8242
CPC classification number: H01L27/1085 , H01L21/768 , H01L23/5223 , H01L23/53238 , H01L23/5329 , H01L23/53295 , H01L27/10814 , H01L27/10852 , H01L27/10885 , H01L27/10894 , H01L28/91 , H01L2924/0002 , H01L2924/00
Abstract: 一种半导体器件及其制造方法。该半导体器件包括：位于衬底上的多层布线层，并且其中堆叠了由布线和绝缘层构成的多个布线层；存储电路，其形成在衬底中的存储电路区域，并且具有嵌入在位于多层布线层中的凹部中的电容元件；逻辑电路，其形成在衬底中的逻辑电路区域；上部耦合布线，其堆叠在由下部电极、电容器绝缘膜和上部电极构成的电容元件上；以及帽盖层，其形成在构成逻辑电路的布线的上表面上。上部耦合布线的上表面和帽盖层的上表面构成同一平面。
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公开(公告)号：CN102254916B
公开(公告)日：2015-04-29
申请号：CN201110135436.8
申请日：2011-05-19
Applicant: 瑞萨电子株式会社
IPC: H01L27/108 , H01L23/485 , H01L21/8242 , H01L21/768
CPC classification number: H01L27/10894 , H01L21/76811 , H01L23/5223 , H01L27/10852 , H01L28/75 , H01L28/91 , H01L2924/0002 , H01L2924/00
Abstract: 一种半导体器件和制造半导体器件的方法，该半导体器件具有：衬底；多层互连，其形成在衬底上，并且具有多个互连层，其中每一个互连层通过堆叠在其中的互连和绝缘层构成；存储器电路，在平面图中其形成于衬底上的存储器电路区域中，并且具有外围电路和在多层互连中嵌入的至少一个电容器元件；以及，逻辑电路，其形成于在衬底上的逻辑电路区域中，其中，电容器元件由下电极、电容器绝缘膜、上电极、嵌入电极和上互连构成；上互连的上表面和在与上互连相同的互连层中形成的构成逻辑电路的互连的顶表面被对齐到相同的平面。
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公开(公告)号：CN103247591A
公开(公告)日：2013-08-14
申请号：CN201310041020.9
申请日：2013-02-01
Applicant: 瑞萨电子株式会社
IPC: H01L23/495 , H01L23/31
CPC classification number: H04B1/40 , H01L23/495 , H01L23/49541 , H01L23/49575 , H01L24/73 , H01L2223/6677 , H01L2224/05553 , H01L2224/32245 , H01L2224/48137 , H01L2224/48247 , H01L2224/48257 , H01L2224/73265 , H01L2924/30107 , H01L2924/3025 , H01L2924/00012 , H01L2924/00
Abstract: 本发明涉及半导体器件和包括半导体器件的通信系统。公开了一种半导体器件，包括半导体芯片和半导体封装。该半导体封装包括由引线框架形成的天线、连接天线和半导体芯片的第一电极垫的第一导线、以及连接天线和半导体芯片的第二电极垫的第二导线。半导体芯片被放置在半导体封装的由连接半导体封装的两对相对侧边的中点的线段划分的四个区域中的一个中。半导体芯片的形心位于由连接第一连接点和第二连接点的直线段以及沿着天线连接第一和第二连接点的线构成的闭合曲线之外，其中天线和第一导线在第一连接点处连接，天线和第二导线在第二连接点处连接。
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公开(公告)号：CN102254916A
公开(公告)日：2011-11-23
申请号：CN201110135436.8
申请日：2011-05-19
Applicant: 瑞萨电子株式会社
IPC: H01L27/108 , H01L23/485 , H01L21/8242 , H01L21/768
CPC classification number: H01L27/10894 , H01L21/76811 , H01L23/5223 , H01L27/10852 , H01L28/75 , H01L28/91 , H01L2924/0002 , H01L2924/00
Abstract: 一种半导体器件和制造半导体器件的方法，该半导体器件具有：衬底；多层互连，其形成在衬底上，并且具有多个互连层，其中每一个互连层通过堆叠在其中的互连和绝缘层构成；存储器电路，在平面图中其形成于衬底上的存储器电路区域中，并且具有外围电路和在多层互连中嵌入的至少一个电容器元件；以及，逻辑电路，其形成于在衬底上的逻辑电路区域中，其中，电容器元件由下电极、电容器绝缘膜、上电极、嵌入电极和上互连构成；上互连的上表面和在与上互连相同的互连层中形成的构成逻辑电路的互连的顶表面被对齐到相同的平面。
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公开(公告)号：CN203192791U
公开(公告)日：2013-09-11
申请号：CN201320059697.0
申请日：2013-02-01
Applicant: 瑞萨电子株式会社
IPC: H01L23/495 , H01L23/31
CPC classification number: H04B1/40 , H01L23/495 , H01L23/49541 , H01L23/49575 , H01L24/73 , H01L2223/6677 , H01L2224/05553 , H01L2224/32245 , H01L2224/48137 , H01L2224/48247 , H01L2224/48257 , H01L2224/73265 , H01L2924/30107 , H01L2924/3025 , H01L2924/00012 , H01L2924/00
Abstract: 本实用新型涉及半导体器件和包括半导体器件的通信系统。一个技术问题是解决与现有技术中存在的一个或更多个问题相关的问题。一种半导体器件包括半导体芯片和半导体封装。半导体封装包括由引线框架形成的天线、连接天线和半导体芯片的第一电极垫的第一导线、以及连接天线和半导体芯片的第二电极垫的第二导线。半导体芯片放置在半导体封装的四个区域中的一个中。半导体芯片的形心位于由连接第一连接点和第二连接点的直线段以及沿着天线连接第一和第二连接点的线构成的闭合曲线之外，天线和第一导线在第一连接点处连接，天线和第二导线在第二连接点处连接。根据本实用新型提供能够增大封装中天线的尺寸而不使半导体芯片的性能恶化的半导体器件。
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