公开(公告)号：CN102623430B

公开(公告)日：2016-05-04

申请号：CN201210019869.1

申请日：2012-01-21

Applicant: 瑞萨电子株式会社

Inventor： 间部谦三 ,  井上尚也 ,  肱冈健一郎 ,  林喜宏

IPC: H01L23/522 ,  H01L27/108 ,  H01L21/02 ,  H01L21/8242

CPC classification number: H01L27/1085 ,  H01L21/768 ,  H01L23/5223 ,  H01L23/53238 ,  H01L23/5329 ,  H01L23/53295 ,  H01L27/10814 ,  H01L27/10852 ,  H01L27/10885 ,  H01L27/10894 ,  H01L28/91 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体器件及其制造方法。该半导体器件包括：位于衬底上的多层布线层，并且其中堆叠了由布线和绝缘层构成的多个布线层；存储电路，其形成在衬底中的存储电路区域，并且具有嵌入在位于多层布线层中的凹部中的电容元件；逻辑电路，其形成在衬底中的逻辑电路区域；上部耦合布线，其堆叠在由下部电极、电容器绝缘膜和上部电极构成的电容元件上；以及帽盖层，其形成在构成逻辑电路的布线的上表面上。上部耦合布线的上表面和帽盖层的上表面构成同一平面。

公开(公告)号：CN105609132A

公开(公告)日：2016-05-25

申请号：CN201510800604.9

申请日：2015-11-19

Applicant: 瑞萨电子株式会社

Inventor： 竹内洁 ,  田边昭 ,  间部谦三

IPC: G11C16/06 ,  G11C16/08 ,  G11C16/24 ,  G11C16/26 ,  G11C16/34

CPC classification number: G11C13/0069 ,  G11C13/0007 ,  G11C13/0035 ,  G11C13/004 ,  G11C13/0061 ,  G11C13/0064 ,  G11C2013/0073 ,  G11C2013/0076 ,  G11C2013/0092 ,  G11C2213/79 ,  G11C2213/82 ,  G11C16/06 ,  G11C16/08 ,  G11C16/24 ,  G11C16/26 ,  G11C16/3422

Abstract: 一种半导体存储装置，具有使用可变电阻元件的至少一个存储单元，以及控制存储单元的写入和读取的控制电路。通过控制电路实现的操作包括第一写入操作，第二写入操作以及重写操作。第一写入操作是用于将第一极性的第一电压施加至存储单元的写入操作。第二写入操作是用于将与第一极性相反的第二极性的第二电压施加至存储单元的写入操作。重写操作是在第一写入操作失败时，用于进一步执行用于将第二极性的第二电压施加至存储单元的第二A写入操作以及用于将第一极性的第一电压施加至存储单元的第一A写入操作的写入操作。

公开(公告)号：CN102623430A

公开(公告)日：2012-08-01

申请号：CN201210019869.1

申请日：2012-01-21

Applicant: 瑞萨电子株式会社

Inventor： 间部谦三 ,  井上尚也 ,  肱冈健一郎 ,  林喜宏

IPC: H01L23/522 ,  H01L27/108 ,  H01L21/02 ,  H01L21/8242

CPC classification number: H01L27/1085 ,  H01L21/768 ,  H01L23/5223 ,  H01L23/53238 ,  H01L23/5329 ,  H01L23/53295 ,  H01L27/10814 ,  H01L27/10852 ,  H01L27/10885 ,  H01L27/10894 ,  H01L28/91 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体器件及其制造方法。该半导体器件包括：位于衬底上的多层布线层，并且其中堆叠了由布线和绝缘层构成的多个布线层；存储电路，其形成在衬底中的存储电路区域，并且具有嵌入在位于多层布线层中的凹部中的电容元件；逻辑电路，其形成在衬底中的逻辑电路区域；上部耦合布线，其堆叠在由下部电极、电容器绝缘膜和上部电极构成的电容元件上；以及帽盖层，其形成在构成逻辑电路的布线的上表面上。上部耦合布线的上表面和帽盖层的上表面构成同一平面。

公开(公告)号：CN105609132B

公开(公告)日：2023-10-10

申请号：CN201510800604.9

申请日：2015-11-19

Applicant: 瑞萨电子株式会社

Inventor： 竹内洁 ,  田边昭 ,  间部谦三

IPC: G11C16/06 ,  G11C16/08 ,  G11C16/24 ,  G11C16/26 ,  G11C16/34

Abstract: 一种半导体存储装置，具有使用可变电阻元件的至少一个存储单元，以及控制存储单元的写入和读取的控制电路。通过控制电路实现的操作包括第一写入操作，第二写入操作以及重写操作。第一写入操作是用于将第一极性的第一电压施加至存储单元的写入操作。第二写入操作是用于将与第一极性相反的第二极性的第二电压施加至存储单元的写入操作。重写操作是在第一写入操作失败时，用于进一步执行用于将第二极性的第二电压施加至存储单元的第二A写入操作以及用于将第一极性的第一电压施加至存储单元的第一A写入操作的写入操作。

公开(公告)号：CN101523593B

公开(公告)日：2012-05-23

申请号：CN200780036364.3

申请日：2007-09-27

Applicant: 瑞萨电子株式会社

Inventor： 中川隆史 ,  辰巳徹 ,  间部谦三 ,  高桥健介 ,  忍田真希子

IPC: H01L21/8238 ,  C23C14/06 ,  C23C16/40 ,  H01L21/28 ,  H01L21/285 ,  H01L27/092 ,  H01L29/423 ,  H01L29/49

CPC classification number: H01L21/823835 ,  H01L21/28079 ,  H01L21/823842 ,  H01L29/4975 ,  H01L29/66545 ,  H01L29/7833

Abstract: 设置第二掩模以覆盖第二栅极图案，并把第一栅极图案加热至含第一金属的原料气体热分解的温度。在第一金属层不淀积的条件下，使构成所述第一栅极图案的多晶硅与用于形成硅化物的所述第一金属反应，并且允许所述第一栅极图案为由所述第一金属的硅化物构成的第一栅极。在除去所述第二掩模之后，设置第一掩模以覆盖所述第一栅极，并把所述第二栅极图案加热至所述原料气体热分解的温度。在所述第一金属层不淀积的条件下，使构成所述第二栅极图案的多晶硅与用于形成硅化物的第一金属反应，并且允许所述第二栅极图案为由所述第一金属的硅化物构成的第二栅极。然后，除去所述第一掩模。在所述制造方法中，形成硅化物层而不用添加退火步骤。