公开(公告)号：CN102315251B

公开(公告)日：2017-10-20

申请号：CN201110193874.X

申请日：2011-07-05

Applicant: 瑞萨电子株式会社

Inventor： 吉森宏雅 ,  岩松俊明

IPC: H01L29/10 ,  H01L27/092 ,  H01L21/8238

CPC classification number: H01L21/823807 ,  H01L21/26586 ,  H01L21/82385 ,  H01L29/045 ,  H01L29/1037 ,  H01L29/66575 ,  H01L29/7833

Abstract: 本发明涉及半导体集成电路器件以及半导体集成电路器件的制造方法。与纯粹的内部电路不同，LSI中包含的高击穿电压MOSFET的高击穿电压电路由于与外部的关系而具有固定在高状态中的操作电压，并且因此与普通情况不同，不可以应用通过电压降低进行的微型化。因此，内部电路部分的电压降低导致进一步加大芯片内的占用面积。本发明人评估了针对该问题的各种措施，并且清楚了：如与CMOSFET电路配置和器件配置等的兼容性之类的问题构成了障碍。本发明是具有N沟道型MISFET和P沟道型MISFET的半导体集成电路器件，每种MISFET被提供有在沟道表面上的波状起伏，其中与P沟道型MISFET的沟道表面上提供的波状起伏的间距相比，N沟道型MISFET的沟道表面上提供的波状起伏具有较窄的间距。

公开(公告)号：CN102891146B

公开(公告)日：2016-09-14

申请号：CN201210259992.0

申请日：2012-07-20

Applicant: 瑞萨电子株式会社

Inventor： 堀田胜之 ,  岩松俊明 ,  槙山秀树

IPC: H01L27/11 ,  H01L29/78 ,  H01L29/423

CPC classification number: H01L27/1203 ,  G11C11/412 ,  H01L21/2652 ,  H01L21/743 ,  H01L21/84 ,  H01L27/0207 ,  H01L27/092 ,  H01L27/1104 ,  H01L27/1108 ,  H01L29/78648

Abstract: 为了提供具有改善特性的具有SRAM存储器单元的半导体器件。在其中布置包括SRAM的驱动晶体管的有源区域下方，经由绝缘层提供通过元件隔离区域围绕的n型背栅区域。其耦合到驱动晶体管的栅极电极。提供p阱区域，该p阱区域布置在n型背栅区域下方并且至少部分地延伸到比元件隔离区域更深的位置。其固定在接地电势。这种配置使得当晶体管处于导通状态时可以控制晶体管的阈值电势为高并且当晶体管处于截止状态时可以控制晶体管的阈值电势为低；并且控制使得向p阱区域与n型背栅区域之间的PN结施加正向偏压。

公开(公告)号：CN102194881B

公开(公告)日：2015-07-29

申请号：CN201110057407.4

申请日：2011-03-04

Applicant: 瑞萨电子株式会社

Inventor： 岩松俊明 ,  石川晃三 ,  北泽雅志 ,  林清志 ,  丸山隆弘 ,  筱原正昭 ,  川井健治

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336 ,  H01L21/265

CPC classification number: H01L29/66621 ,  H01L21/28 ,  H01L29/66795 ,  H01L29/772 ,  H01L29/7834 ,  Y02E10/50

Abstract: 本发明提供半导体器件及其制造方法，可以在不使特性恶化的情况下将半导体器件微型化。该半导体器件包括：半导体衬底，具有主表面；源极区域和漏极区域，在主表面中相互分开地形成；栅极电极层，在主表面之上夹在源极区域和漏极区域之间形成；第一导电层，以使其与源极区域的表面接触的方式形成；以及第二导电层，以使其与漏极区域的表面接触的方式形成。在主表面中形成凹陷，使所述凹陷从第一导电层和源极区域之间的接触区域、经过栅极电极层下方的部分、延伸到第二导电层和漏极区域之间的接触区域。

公开(公告)号：CN104425497A

公开(公告)日：2015-03-18

申请号：CN201410429530.8

申请日：2014-08-27

Applicant: 瑞萨电子株式会社

Inventor： 筱原博文 ,  尾田秀一 ,  岩松俊明

IPC: H01L27/092 ,  H01L21/8238

CPC classification number: H01L27/1203 ,  H01L21/26586 ,  H01L21/76229 ,  H01L21/76264 ,  H01L21/84 ,  H01L29/0653 ,  H01L29/36 ,  H01L29/45 ,  H01L29/66598 ,  H01L29/66681 ,  H01L29/78 ,  H01L29/7824 ,  H01L29/7835

Abstract: 一种半导体装置及其制造方法，提高半导体装置的性能。在半导体基板上经由绝缘层而形成了半导体层的SOI基板中，在nMIS形成区域的半导体层和pMIS形成区域的半导体层上分别形成MISFET，在供电区域中，除去半导体层和绝缘层。在半导体基板内，以在俯视时包括nMIS形成区域和供电区域的方式形成p型半导体区域，以在俯视时包括pMIS形成区域和供电区域的方式形成n型半导体区域(NR2)。在半导体基板内，相比p型半导体区域为低杂质浓度的p型阱(PW)形成为内包p型半导体区域，相比n型半导体区域为低杂质浓度的n型阱(NW)形成为内包n型半导体区域。p型半导体区域和n型半导体区域比元件分离区域(ST)深。

公开(公告)号：CN104242926A

公开(公告)日：2014-12-24

申请号：CN201410244636.0

申请日：2014-06-04

Applicant: 瑞萨电子株式会社

Inventor： 槙山秀树 ,  岩松俊明

IPC: H03L7/099

CPC classification number: H03K17/687 ,  G05F1/625 ,  H01L27/1203 ,  H01L29/78 ,  H03K2217/0018

Abstract: 本发明公开一种半导体集成电路器件，能够提高半导体集成电路器件的性能。作为电流监控电路，半导体集成电路器件具有由n沟道型的MISFET相互串联连接而成的电路。基于向p型的沟道型的MISFET施加基板偏压的状态下的速度监控电路的延迟时间，来确定向p沟道型的MISFET施加的基板偏压(Vbp)的电压值(Vbp1)。接下来，在将基板偏压(Vbp1)施加于电流监控电路的p沟道型的MISFET、且将基板偏压(Vbn)施加于电流监控电路的n沟道型的MISFET的状态下，基于在n沟道型的MISFET中流动的电流，来确定向n沟道型的MISFET施加的基板偏压(Vbn)的电压值(Vbn1)。

公开(公告)号：CN103137705B

公开(公告)日：2017-12-22

申请号：CN201210513055.3

申请日：2012-12-04

Applicant: 瑞萨电子株式会社

Inventor： 由上二郎 ,  岩松俊明 ,  堀田胜之 ,  槙山秀树 ,  井上靖朗 ,  山本芳树

IPC: H01L29/78 ,  H01L27/088 ,  H01L21/8234 ,  H01L21/336 ,  H01L21/762

CPC classification number: H01L21/76283 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/30604 ,  H01L21/31053 ,  H01L21/31111 ,  H01L21/76224 ,  H01L21/76229 ,  H01L21/823807 ,  H01L21/823878 ,  H01L27/1203 ,  H01L27/1207 ,  H01L29/0649

Abstract: 提供一种提高半导体装置的性能的半导体装置及其制造方法。作为半导体元件的MISFET（Q1）形成于SOI基板（1）上。SOI基板具有：作为基体的支撑基板（2）；形成于支撑基板的主面（表面）上的绝缘层即作为埋设氧化膜的BOX层（3）；以及形成于BOX层上的半导体层即SOI层（4）。在SOI层形成有作为半导体元件的MISFET（Q1）。在元件分离区域（5）中，在SOI基板的主面上形成有元件分离槽（7），其贯通SOI层和BOX层，并且底面（7a）位于支撑基板（2）的厚度的中间位置，元件分离膜（8）被埋设于所形成的元件分离槽（7）中。并且，防氧化膜（9）介于BOX层（3）与元件分离膜（8）之间。

公开(公告)号：CN104137238A

公开(公告)日：2014-11-05

申请号：CN201280070697.9

申请日：2012-05-18

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树 ,  槙山秀树 ,  角村贵昭 ,  岩松俊明

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/32 ,  H01L29/0847 ,  H01L29/42376 ,  H01L29/42384 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66772 ,  H01L29/78 ,  H01L29/7834 ,  H01L29/7836 ,  H01L29/7848 ,  H01L29/786 ,  H01L29/78618 ,  H01L29/78627

Abstract: 一种半导体器件，具有在衬底上隔着栅极绝缘膜(GI)而形成的栅电极(GE)、和形成在衬底上的源极-漏极用的半导体层(EP1)。半导体层(EP1)的上表面处于比栅电极(GE)的正下方的衬底的上表面高的位置上。而且，栅电极(GE)的栅长方向上的端部位于半导体层(EP1)上。

公开(公告)号：CN103295969A

公开(公告)日：2013-09-11

申请号：CN201310065422.2

申请日：2013-03-01

Applicant: 瑞萨电子株式会社

Inventor： 今井彰 ,  岩松俊明 ,  中江彰宏

IPC: H01L21/84 ,  H01L21/762

CPC classification number: H01L21/76 ,  H01L21/31053 ,  H01L21/31056 ,  H01L21/68 ,  H01L21/76229 ,  H01L21/76283 ,  H01L23/544 ,  H01L27/1207 ,  H01L2223/5442 ,  H01L2223/54426 ,  H01L2223/5446 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体集成电路装置的制造方法。在SOI基板上具有SOI器件区域及大容量器件区域的混合型SOI半导体集成电路装置中，一般在形成STI绝缘膜后，在应成为大容量器件区域的区域中去除SOI层及BOX层。但是，在该工艺中，在大容量器件区域中，存在STI绝缘膜的上表面和半导体基板上表面间的阶梯差变得明显的问题。本发明的在SOI型半导体晶圆上形成SOI器件区域和大容量器件区域的半导体集成电路的制造方法，先进行大容量器件区域中的BOX层及SOI层的去除，之后在两个区域中形成STI区域。其中，在SOI器件区域中，STI区域形成为贯通BOX层。

公开(公告)号：CN103137705A

公开(公告)日：2013-06-05

申请号：CN201210513055.3

申请日：2012-12-04

Applicant: 瑞萨电子株式会社

Inventor： 由上二郎 ,  岩松俊明 ,  堀田胜之 ,  槙山秀树 ,  井上靖朗 ,  山本芳树

IPC: H01L29/78 ,  H01L27/088 ,  H01L21/8234 ,  H01L21/336 ,  H01L21/762

CPC classification number: H01L21/76283 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/30604 ,  H01L21/31053 ,  H01L21/31111 ,  H01L21/76224 ,  H01L21/76229 ,  H01L21/823807 ,  H01L21/823878 ,  H01L27/1203 ,  H01L27/1207 ,  H01L29/0649

Abstract: 提供一种提高半导体装置的性能的半导体装置及其制造方法。作为半导体元件的MISFET（Q1）形成于SOI基板（1）上。SOI基板具有：作为基体的支撑基板（2）；形成于支撑基板的主面（表面）上的绝缘层即作为埋设氧化膜的BOX层（3）；以及形成于BOX层上的半导体层即SOI层（4）。在SOI层形成有作为半导体元件的MISFET（Q1）。在元件分离区域（5）中，在SOI基板的主面上形成有元件分离槽（7），其贯通SOI层和BOX层，并且底面（7a）位于支撑基板（2）的厚度的中间位置，元件分离膜（8）被埋设于所形成的元件分离槽（7）中。并且，防氧化膜（9）介于BOX层（3）与元件分离膜（8）之间。

公开(公告)号：CN104242926B

公开(公告)日：2019-02-22

申请号：CN201410244636.0

申请日：2014-06-04

Applicant: 瑞萨电子株式会社

Inventor： 槙山秀树 ,  岩松俊明

IPC: H03L7/099

Abstract: 本发明公开一种半导体集成电路器件，能够提高半导体集成电路器件的性能。作为电流监控电路，半导体集成电路器件具有由n沟道型的MISFET相互串联连接而成的电路。基于向p型的沟道型的MISFET施加基板偏压的状态下的速度监控电路的延迟时间，来确定向p沟道型的MISFET施加的基板偏压(Vbp)的电压值(Vbp1)。接下来，在将基板偏压(Vbp1)施加于电流监控电路的p沟道型的MISFET、且将基板偏压(Vbn)施加于电流监控电路的n沟道型的MISFET的状态下，基于在n沟道型的MISFET中流动的电流，来确定向n沟道型的MISFET施加的基板偏压(Vbn)的电压值(Vbn1)。