公开(公告)号：CN104137238B

公开(公告)日：2017-08-18

申请号：CN201280070697.9

申请日：2012-05-18

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树 ,  槙山秀树 ,  角村贵昭 ,  岩松俊明

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/32 ,  H01L29/0847 ,  H01L29/42376 ,  H01L29/42384 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66772 ,  H01L29/78 ,  H01L29/7834 ,  H01L29/7836 ,  H01L29/7848 ,  H01L29/786 ,  H01L29/78618 ,  H01L29/78627

Abstract: 一种半导体器件，具有在衬底上隔着栅极绝缘膜(GI)而形成的栅电极(GE)、和形成在衬底上的源极‑漏极用的半导体层(EP1)。半导体层(EP1)的上表面处于比栅电极(GE)的正下方的衬底的上表面高的位置上。而且，栅电极(GE)的栅长方向上的端部位于半导体层(EP1)上。

公开(公告)号：CN105261648A

公开(公告)日：2016-01-20

申请号：CN201510395071.0

申请日：2015-07-07

Applicant: 瑞萨电子株式会社

Inventor： 槙山秀树

IPC: H01L29/78 ,  H01L29/423

Abstract: 本发明公开了一种半导体器件及其制造方法，在使用了SOI衬底的半导体器件中，降低天线效应对策用虚设填充单元的栅极漏电流，并且抑制天线效应。通过使天线效应对策用虚设填充单元(DT)的栅极绝缘膜(GID)的厚度比SOI晶体管(CT)的栅极绝缘膜(GIC)的厚度厚，来减小天线效应对策用虚设填充单元(DT)的栅极漏电流。并且，通过使天线效应对策用虚设填充单元(DT)的栅极面积(栅极长×栅极宽)比SOI晶体管(CT)的栅极面积(栅极长×栅极宽)大，来使天线效应对策用虚设填充单元(DT)的栅极电容与SOI晶体管(CT)的栅极电容大致相同，从而抑制天线效应。

公开(公告)号：CN102891146A

公开(公告)日：2013-01-23

申请号：CN201210259992.0

申请日：2012-07-20

Applicant: 瑞萨电子株式会社

Inventor： 堀田胜之 ,  岩松俊明 ,  槙山秀树

IPC: H01L27/11 ,  H01L29/78 ,  H01L29/423

CPC classification number: H01L27/1203 ,  G11C11/412 ,  H01L21/2652 ,  H01L21/743 ,  H01L21/84 ,  H01L27/0207 ,  H01L27/092 ,  H01L27/1104 ,  H01L27/1108 ,  H01L29/78648

Abstract: 为了提供具有改善特性的具有SRAM存储器单元的半导体器件。在其中布置包括SRAM的驱动晶体管的有源区域下方，经由绝缘层提供通过元件隔离区域围绕的n型背栅区域。其耦合到驱动晶体管的栅极电极。提供p阱区域，该p阱区域布置在n型背栅区域下方并且至少部分地延伸到比元件隔离区域更深的位置。其固定在接地电势。这种配置使得当晶体管处于导通状态时可以控制晶体管的阈值电势为高并且当晶体管处于截止状态时可以控制晶体管的阈值电势为低；并且控制使得向p阱区域与n型背栅区域之间的PN结施加正向偏压。

公开(公告)号：CN110021523B

公开(公告)日：2023-04-07

申请号：CN201811449221.1

申请日：2018-11-28

Applicant: 瑞萨电子株式会社

Inventor： 槙山秀树

IPC: H01L21/28 ,  H01L29/423 ,  H10B41/30 ,  H10B43/30

Abstract: 本公开涉及一种制造半导体器件的方法，以用于提高半导体器件的可靠性。在制造半导体器件的方法中，氮被引入到衬底的表面中，并且牺牲膜在与存储器晶体管形成区域不同的场效应晶体管形成区域中的表面上被形成。之后，牺牲膜被移除以移除在场效应晶体管形成区域中衬底的表面中引入的氮。

公开(公告)号：CN106486423B

公开(公告)日：2021-12-03

申请号：CN201610644571.8

申请日：2016-08-08

Applicant: 瑞萨电子株式会社

Inventor： 槙山秀树

IPC: H01L21/8234 ,  H01L21/8239 ,  H01L27/108

Abstract: 半导体器件及其制造方法，使半导体器件的性能提高。半导体器件具有：经由在内部具有电荷存储膜(EC)的栅极绝缘膜(GIM)形成在SOI衬底(SB)的SOI层(14)上的栅电极(CG)；和分别形成在栅电极(CG)的两侧的SOI层(14)上的n型半导体区域(23a)和p型半导体区域(23b)。由栅极绝缘膜(GIM)、栅电极(CG)、n型半导体区域(23a)以及p型半导体区域(23b)形成作为非易失性存储单元的存储单元(MC)。

公开(公告)号：CN106847898A

公开(公告)日：2017-06-13

申请号：CN201710147384.3

申请日：2012-05-18

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树 ,  槙山秀树 ,  角村贵昭 ,  岩松俊明

IPC: H01L29/423 ,  H01L29/78 ,  H01L29/786 ,  H01L21/336

CPC classification number: H01L21/32 ,  H01L29/0847 ,  H01L29/42376 ,  H01L29/42384 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66772 ,  H01L29/78 ,  H01L29/7834 ,  H01L29/7836 ,  H01L29/7848 ,  H01L29/786 ,  H01L29/78618 ,  H01L29/78627

Abstract: 一种半导体器件，具有在衬底上隔着栅极绝缘膜(GI)而形成的栅电极(GE)、和形成在衬底上的源极‑漏极用的半导体层(EP1)。半导体层(EP1)的上表面处于比栅电极(GE)的正下方的衬底的上表面高的位置上。而且，栅电极(GE)的栅长方向上的端部位于半导体层(EP1)上。

公开(公告)号：CN106486423A

公开(公告)日：2017-03-08

申请号：CN201610644571.8

申请日：2016-08-08

Applicant: 瑞萨电子株式会社

Inventor： 槙山秀树

IPC: H01L21/8234 ,  H01L21/8239 ,  H01L27/108

CPC classification number: H01L29/792 ,  H01L21/28282 ,  H01L27/11568 ,  H01L27/11573 ,  H01L29/0649 ,  H01L29/0852 ,  H01L29/66833 ,  H01L29/7391 ,  H01L29/7838 ,  H01L21/8239 ,  H01L21/8234 ,  H01L27/108

Abstract: 半导体器件及其制造方法，使半导体器件的性能提高。半导体器件具有：经由在内部具有电荷存储膜(EC)的栅极绝缘膜(GIM)形成在SOI衬底(SB)的SOI层(14)上的栅电极(CG)；和分别形成在栅电极(CG)的两侧的SOI层(14)上的n型半导体区域(23a)和p型半导体区域(23b)。由栅极绝缘膜(GIM)、栅电极(CG)、n型半导体区域(23a)以及p型半导体区域(23b)形成作为非易失性存储单元的存储单元(MC)。

公开(公告)号：CN103579348A

公开(公告)日：2014-02-12

申请号：CN201310348825.8

申请日：2013-08-09

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树 ,  槙山秀树 ,  岩松俊明 ,  角村贵昭

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7827 ,  H01L21/266 ,  H01L29/41783 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66666 ,  H01L29/66772 ,  H01L29/78621

Abstract: 本发明的课题是提高半导体装置的性能。使用包括衬底(SB1)上的绝缘层(BX)和绝缘层(BX)上的半导体层(SM1)的SOI衬底(SUB)来制造半导体装置。半导体装置包括：隔着栅极绝缘膜形成在半导体层(SM1)上的栅极电极、形成在栅极电极的侧壁上的侧壁间隔层、在半导体层(SM1)上外延生长的源极漏极用的半导体层(EP)、形成在半导体层(EP)的侧壁(EP1)上的侧壁间隔层(SW3)。

公开(公告)号：CN108511393B

公开(公告)日：2023-09-19

申请号：CN201810086095.1

申请日：2018-01-30

Applicant: 瑞萨电子株式会社

Inventor： 槙山秀树

IPC: H01L21/84 ,  H01L27/12 ,  H10B10/00

Abstract: 本公开涉及制造半导体器件的方法和半导体器件。在一种用于在绝缘体上硅衬底之上形成的半导体器件的制造方法中，在宽有源区中的第一半导体层的外周端部之上部分地形成第一外延层。然后，在窄有源区和宽有源区中的第一半导体层的每个之上形成第二外延层。由此，在宽有源区中形成由第一半导体层以及第一和第二外延层的层叠体配置的第二半导体层，并且在窄有源区中形成由第一半导体层和第二外延层的层叠体配置的第三半导体层。

公开(公告)号：CN105261648B

公开(公告)日：2020-06-09

申请号：CN201510395071.0

申请日：2015-07-07

Applicant: 瑞萨电子株式会社

Inventor： 槙山秀树

IPC: H01L29/78 ,  H01L29/423

Abstract: 本发明公开了一种半导体器件及其制造方法，在使用了SOI衬底的半导体器件中，降低天线效应对策用虚设填充单元的栅极漏电流，并且抑制天线效应。通过使天线效应对策用虚设填充单元(DT)的栅极绝缘膜(GID)的厚度比SOI晶体管(CT)的栅极绝缘膜(GIC)的厚度厚，来减小天线效应对策用虚设填充单元(DT)的栅极漏电流。并且，通过使天线效应对策用虚设填充单元(DT)的栅极面积(栅极长×栅极宽)比SOI晶体管(CT)的栅极面积(栅极长×栅极宽)大，来使天线效应对策用虚设填充单元(DT)的栅极电容与SOI晶体管(CT)的栅极电容大致相同，从而抑制天线效应。