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公开(公告)号：CN102891146B
公开(公告)日：2016-09-14
申请号：CN201210259992.0
申请日：2012-07-20
Applicant: 瑞萨电子株式会社
IPC: H01L27/11 , H01L29/78 , H01L29/423
CPC classification number: H01L27/1203 , G11C11/412 , H01L21/2652 , H01L21/743 , H01L21/84 , H01L27/0207 , H01L27/092 , H01L27/1104 , H01L27/1108 , H01L29/78648
Abstract: 为了提供具有改善特性的具有SRAM存储器单元的半导体器件。在其中布置包括SRAM的驱动晶体管的有源区域下方，经由绝缘层提供通过元件隔离区域围绕的n型背栅区域。其耦合到驱动晶体管的栅极电极。提供p阱区域，该p阱区域布置在n型背栅区域下方并且至少部分地延伸到比元件隔离区域更深的位置。其固定在接地电势。这种配置使得当晶体管处于导通状态时可以控制晶体管的阈值电势为高并且当晶体管处于截止状态时可以控制晶体管的阈值电势为低；并且控制使得向p阱区域与n型背栅区域之间的PN结施加正向偏压。
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公开(公告)号：CN105355540B
公开(公告)日：2018-04-06
申请号：CN201510673393.7
申请日：2010-05-07
Applicant: 瑞萨电子株式会社
IPC: H01L21/02 , H01L21/3105 , H01L21/762
CPC classification number: H01L29/0653 , H01L21/02164 , H01L21/02222 , H01L21/02282 , H01L21/02337 , H01L21/3105 , H01L21/76205 , H01L21/76229 , H01L27/088
Abstract: 本发明提供一种半导体器件及其制造方法，所述半导体器件包括阻止对半导体元件的电特性造成不良影响的元件隔离构造。残留在宽度相对较窄的浅槽隔离结构中的氧化硅膜9的膜厚比残留在宽度相对较宽的浅槽隔离结构中的氧化硅膜9的膜厚薄。氧化硅膜9变薄的量，为利用HDP‑CVD法形成的压缩应力较高的氧化硅膜10(上层)在下层的氧化硅膜9上的叠层厚度。最终使形成在宽度相对较窄的浅槽隔离结构中的元件隔离氧化膜的压缩应力得以进一步提高。
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公开(公告)号：CN103137705B
公开(公告)日：2017-12-22
申请号：CN201210513055.3
申请日：2012-12-04
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L27/088 , H01L21/8234 , H01L21/336 , H01L21/762
CPC classification number: H01L21/76283 , H01L21/02164 , H01L21/0217 , H01L21/30604 , H01L21/31053 , H01L21/31111 , H01L21/76224 , H01L21/76229 , H01L21/823807 , H01L21/823878 , H01L27/1203 , H01L27/1207 , H01L29/0649
Abstract: 提供一种提高半导体装置的性能的半导体装置及其制造方法。作为半导体元件的MISFET（Q1）形成于SOI基板（1）上。SOI基板具有：作为基体的支撑基板（2）；形成于支撑基板的主面（表面）上的绝缘层即作为埋设氧化膜的BOX层（3）；以及形成于BOX层上的半导体层即SOI层（4）。在SOI层形成有作为半导体元件的MISFET（Q1）。在元件分离区域（5）中，在SOI基板的主面上形成有元件分离槽（7），其贯通SOI层和BOX层，并且底面（7a）位于支撑基板（2）的厚度的中间位置，元件分离膜（8）被埋设于所形成的元件分离槽（7）中。并且，防氧化膜（9）介于BOX层（3）与元件分离膜（8）之间。
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公开(公告)号：CN101055842B
公开(公告)日：2014-09-17
申请号：CN200710104006.3
申请日：2004-02-27
Applicant: 瑞萨电子株式会社
IPC: H01L21/336 , H01L21/265 , H01L21/8242
CPC classification number: H01L27/10873 , H01L21/26586 , H01L27/10817 , H01L27/10894 , H01L27/10897 , H01L29/78
Abstract: 半导体装置的制造方法，本发明提供可抑制栅绝缘膜的形成引起的沟道掺杂区域的杂质浓度降低的半导体装置的制造方法。在形成有硅氧化膜(20)及硅氮化膜(21)的状态下，从Y方向的斜上方离子注入p型杂质(231、232)。当定义第1部分(211)和第4部分(214)的间隔及第3部分(213)和第6部分(216)的间隔为W1，第2部分(212)和第5部分(215)的间隔为W2，硅氧化膜(20)及硅氮化膜(21)的合计的膜厚为T时，作为离子注入的注入角度α，采用tan-1(W2/T)
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公开(公告)号：CN103137705A
公开(公告)日：2013-06-05
申请号：CN201210513055.3
申请日：2012-12-04
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L27/088 , H01L21/8234 , H01L21/336 , H01L21/762
CPC classification number: H01L21/76283 , H01L21/02164 , H01L21/0217 , H01L21/30604 , H01L21/31053 , H01L21/31111 , H01L21/76224 , H01L21/76229 , H01L21/823807 , H01L21/823878 , H01L27/1203 , H01L27/1207 , H01L29/0649
Abstract: 提供一种提高半导体装置的性能的半导体装置及其制造方法。作为半导体元件的MISFET（Q1）形成于SOI基板（1）上。SOI基板具有：作为基体的支撑基板（2）；形成于支撑基板的主面（表面）上的绝缘层即作为埋设氧化膜的BOX层（3）；以及形成于BOX层上的半导体层即SOI层（4）。在SOI层形成有作为半导体元件的MISFET（Q1）。在元件分离区域（5）中，在SOI基板的主面上形成有元件分离槽（7），其贯通SOI层和BOX层，并且底面（7a）位于支撑基板（2）的厚度的中间位置，元件分离膜（8）被埋设于所形成的元件分离槽（7）中。并且，防氧化膜（9）介于BOX层（3）与元件分离膜（8）之间。
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Patent Agency Ranking
公开(公告)号：CN105355540A
公开(公告)日：2016-02-24
申请号：CN201510673393.7
申请日：2010-05-07
Applicant: 瑞萨电子株式会社
IPC: H01L21/02 , H01L21/3105 , H01L21/762
CPC classification number: H01L29/0653 , H01L21/02164 , H01L21/02222 , H01L21/02282 , H01L21/02337 , H01L21/3105 , H01L21/76205 , H01L21/76229 , H01L27/088
Abstract: 本发明提供一种半导体器件及其制造方法，所述半导体器件包括阻止对半导体元件的电特性造成不良影响的元件隔离构造。残留在宽度相对较窄的浅槽隔离结构中的氧化硅膜9的膜厚比残留在宽度相对较宽的浅槽隔离结构中的氧化硅膜9的膜厚薄。氧化硅膜9变薄的量，为利用HDP-CVD法形成的压缩应力较高的氧化硅膜10(上层)在下层的氧化硅膜9上的叠层厚度。最终使形成在宽度相对较窄的浅槽隔离结构中的元件隔离氧化膜的压缩应力得以进一步提高。
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公开(公告)号：CN101882619A
公开(公告)日：2010-11-10
申请号：CN201010174770.X
申请日：2010-05-07
Applicant: 瑞萨电子株式会社
IPC: H01L27/088 , H01L21/762 , H01L21/8234
CPC classification number: H01L29/0653 , H01L21/02164 , H01L21/02222 , H01L21/02282 , H01L21/02337 , H01L21/3105 , H01L21/76205 , H01L21/76229 , H01L27/088
Abstract: 本发明提供一种半导体器件及其制造方法，所述半导体器件包括阻止对半导体元件的电特性造成不良影响的元件隔离构造。残留在宽度相对较窄的浅槽隔离结构中的氧化硅膜9的膜厚比残留在宽度相对较宽的浅槽隔离结构中的氧化硅膜9的膜厚薄。氧化硅膜9变薄的量，为利用HDP-CVD法形成的压缩应力较高的氧化硅膜10(上层)在下层的氧化硅膜9上的叠层厚度。最终使形成在宽度相对较窄的浅槽隔离结构中的元件隔离氧化膜的压缩应力得以进一步提高。
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公开(公告)号：CN101882619B
公开(公告)日：2015-11-25
申请号：CN201010174770.X
申请日：2010-05-07
Applicant: 瑞萨电子株式会社
IPC: H01L27/088 , H01L21/762 , H01L21/8234
CPC classification number: H01L29/0653 , H01L21/02164 , H01L21/02222 , H01L21/02282 , H01L21/02337 , H01L21/3105 , H01L21/76205 , H01L21/76229 , H01L27/088
Abstract: 本发明提供一种半导体器件及其制造方法，所述半导体器件包括阻止对半导体元件的电特性造成不良影响的元件隔离构造。残留在宽度相对较窄的浅槽隔离结构中的氧化硅膜9的膜厚比残留在宽度相对较宽的浅槽隔离结构中的氧化硅膜9的膜厚薄。氧化硅膜9变薄的量，为利用HDP-CVD法形成的压缩应力较高的氧化硅膜10(上层)在下层的氧化硅膜9上的叠层厚度。最终使形成在宽度相对较窄的浅槽隔离结构中的元件隔离氧化膜的压缩应力得以进一步提高。
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公开(公告)号：CN102891146A
公开(公告)日：2013-01-23
申请号：CN201210259992.0
申请日：2012-07-20
Applicant: 瑞萨电子株式会社
IPC: H01L27/11 , H01L29/78 , H01L29/423
CPC classification number: H01L27/1203 , G11C11/412 , H01L21/2652 , H01L21/743 , H01L21/84 , H01L27/0207 , H01L27/092 , H01L27/1104 , H01L27/1108 , H01L29/78648
Abstract: 为了提供具有改善特性的具有SRAM存储器单元的半导体器件。在其中布置包括SRAM的驱动晶体管的有源区域下方，经由绝缘层提供通过元件隔离区域围绕的n型背栅区域。其耦合到驱动晶体管的栅极电极。提供p阱区域，该p阱区域布置在n型背栅区域下方并且至少部分地延伸到比元件隔离区域更深的位置。其固定在接地电势。这种配置使得当晶体管处于导通状态时可以控制晶体管的阈值电势为高并且当晶体管处于截止状态时可以控制晶体管的阈值电势为低；并且控制使得向p阱区域与n型背栅区域之间的PN结施加正向偏压。
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公开(公告)号：CN101069279B
公开(公告)日：2012-05-09
申请号：CN200580036518.X
申请日：2005-10-18
Applicant: 瑞萨电子株式会社
IPC: H01L21/76 , H01L23/52 , H01L21/3205 , H01L29/78
CPC classification number: H01L21/823475 , H01L21/743 , H01L21/76229 , H01L21/763 , H01L21/823481 , H01L21/823871 , H01L21/823878 , H01L29/7833 , H01L2924/0002 , H01L2924/00
Abstract: 一种用于高成品率地制造半导体器件的方法，该半导体器件能够可靠地通过沟槽型的元件隔离进行元件隔离、并且可有效地防止邻接元件的电位对其它节点产生影响，该方法包括以下工序：在基板上形成第1层的工序；蚀刻第1层和基板以形成沟槽的工序；热氧化沟槽的内壁的工序；在包含沟槽内的基板上淀积该沟槽的沟槽宽度的1/2以上膜厚的第1导电膜的工序；利用CMP法去除第1层上的第1导电膜，仅在沟槽内残留第1导电膜的工序；各向异性蚀刻沟槽内的第1导电膜，调整该导电膜的高度使其比基板的表面高度低的工序；利用CVD法在第1导电膜上淀积绝缘膜以便将其埋入沟槽内的第1导电膜上部的工序；利用CMP法使绝缘膜平坦化的工序；以及去除第1层的工序。
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