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公开(公告)号：CN104867816B
公开(公告)日：2018-07-13
申请号：CN201510085028.4
申请日：2015-02-16
Applicant: 格罗方德半导体公司
IPC: H01L21/027
Abstract: 本案为一种使用多重图案化制程的图案化线式特征的方法，涉及识别用于使用在图案化线式特征的整体目标裁切掩模的图案，所述特征包括具有内、凹角的目标非矩形开口特征，将所述整体目标裁切掩模图案分解为第一以及第二次目标图案，其中所述第一次目标图案包含对应所述目标非矩形开口特征的第一部分、而非全部的第一矩形形状开口特征，以及所述第二次目标图案包含对应于所述目标非矩形开口特征的第二部分、而非全部的第二矩形形状开口特征，所述第一及第二开口与相邻内部、凹型角落重迭，并且产生对应于第一及第二次目标图案的第一以及第二掩模数据组，其中第一以及第二掩模数据组中的至少一者是基于所识别的接点至裁线端间距规则所产生。
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公开(公告)号：CN104462635B
公开(公告)日：2017-03-29
申请号：CN201410494410.6
申请日：2014-09-24
Applicant: 格罗方德半导体公司
IPC: G06F17/50
CPC classification number: G03F1/70 , G03F7/70283 , G03F7/70466
Abstract: 本文揭露一种使用SADP技术制造电路布局的方法，其涉及验证整体图像布局中的多个特征，使用SADP程序无法分解该多个特征，其中，至少第一和第二相邻特征被要求为同色特征，减少该第一和该第二相邻特征间的间隔，以使该第一特征和该第二特征变为异色特征，从而使用该SADP程序可分解该多个特征，将该整体图像布局分解成芯棒屏蔽图像(mandrel mask)和块屏蔽(block mask)图像，以及产生对应于该芯棒屏蔽图像和该块屏蔽图像的屏蔽信息集合。
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公开(公告)号：CN104809262A
公开(公告)日：2015-07-29
申请号：CN201510035958.9
申请日：2015-01-23
Applicant: 格罗方德半导体公司
IPC: G06F17/50
CPC classification number: G06F17/5077
Abstract: 本发明涉及用于经修改单元构造以及所产生元件的方法与设备，揭露一种用于经修改单元构造以及所产生元件的方法。实施例可包括决定用于集成电路(IC)设计中多个第一路径的第一垂直轨道间距，每一个第一路径具有第一宽度，决定IC设计中第二路径的第二垂直轨道间距，第二路径具有第二宽度，以及基于第一及第二垂直轨道间距，指定IC设计中单元垂直尺寸。
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公开(公告)号：CN105552020B
公开(公告)日：2019-06-07
申请号：CN201510689740.5
申请日：2015-10-22
Applicant: 格罗方德半导体公司
IPC: H01L21/768
CPC classification number: G06F17/5081 , G06F17/5077
Abstract: 本发明揭示一种用于辅助金属绕线的方法及设备。具体实施例可包括：判定具有第一内顶点的初始阻挡掩模用以形成集成电路(IC)的金属绕线层；于该金属绕线层内添加辅助金属部分；以及判定基于该辅助金属部分的修正阻挡掩模用以形成该金属绕线层。
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公开(公告)号：CN104517005B
公开(公告)日：2018-05-25
申请号：CN201410525042.7
申请日：2014-10-08
Applicant: 格罗方德半导体公司
Abstract: 本文揭露一种产生待使用自对准双图型化程序绕线技术制造的电路布局的方法，该方法还含括产生一组心轴掩膜规则、阻隔掩膜规则、以及虚拟、软体式非心轴金属掩膜。本方法也包括建立一组其为心轴掩膜规则仿件的虚拟非心轴掩膜规则、基于心轴掩膜规则、阻隔掩膜规则及虚拟非心轴掩膜规则产生一组金属绕线设计规则、基于金属绕线设计规则产生电路绕线布局、将电路绕线布局分解成心轴掩膜图型及阻隔掩膜图型、产生对应于心轴掩膜图型的第一组掩膜资料、以及产生对应于阻隔掩膜图型的第二组掩膜资料。
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Patent Agency Ranking
公开(公告)号：CN103714194B
公开(公告)日：2017-03-01
申请号：CN201310445431.4
申请日：2013-09-26
Applicant: 格罗方德半导体公司
Abstract: 本发明揭露一种兼容无色M1绕线的双重图案化，其中，所揭露的是利用无色DPT M1绕线摆置进行电路设计时能维持高绕线效率并且保障目标图案的M1可分解性以及最终电路的方法。具体实施例包括：决定邻接IC中第一与第二单元的边界；决定第一单元中第一边脚面向第二单元中第二边脚的侧的一侧；决定第一边脚的该侧的至少一部分的第一垂直区段和第二边脚的该侧的至少一部分的第二垂直区段；指定介于第一垂直区段与边界间的区域作为绕线区的第一部分；以及指定介于第二垂直区段与边界间的区域作为绕线区的第二部分。
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公开(公告)号：CN105552020A
公开(公告)日：2016-05-04
申请号：CN201510689740.5
申请日：2015-10-22
Applicant: 格罗方德半导体公司
IPC: H01L21/768
CPC classification number: G06F17/5081 , G06F17/5077 , H01L21/76892
Abstract: 本发明揭示一种用于辅助金属绕线的方法及设备。具体实施例可包括：判定具有第一内顶点的初始阻挡掩模用以形成集成电路(IC)的金属绕线层；于该金属绕线层内添加辅助金属部份；以及判定基于该辅助金属部份的修正阻挡掩模用以形成该金属绕线层。
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公开(公告)号：CN104517005A
公开(公告)日：2015-04-15
申请号：CN201410525042.7
申请日：2014-10-08
Applicant: 格罗方德半导体公司
Abstract: 本文揭露一种产生待使用自对准双图型化程序绕线技术制造的电路布局的方法，该方法还含括产生一组心轴掩膜规则、阻隔掩膜规则、以及虚拟、软体式非心轴金属掩膜。本方法也包括建立一组其为心轴掩膜规则仿件的虚拟非心轴掩膜规则、基于心轴掩膜规则、阻隔掩膜规则及虚拟非心轴掩膜规则产生一组金属绕线设计规则、基于金属绕线设计规则产生电路绕线布局、将电路绕线布局分解成心轴掩膜图型及阻隔掩膜图型、产生对应于心轴掩膜图型的第一组掩膜资料、以及产生对应于阻隔掩膜图型的第二组掩膜资料。
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公开(公告)号：CN104979279B
公开(公告)日：2018-07-03
申请号：CN201510162184.6
申请日：2015-04-07
Applicant: 格罗方德半导体公司
IPC: H01L21/768
CPC classification number: H01L27/088 , H01L21/02164 , H01L21/0217 , H01L21/28568 , H01L21/76834 , H01L21/76895 , H01L21/76897 , H01L21/823475 , H01L21/823871 , H01L21/823878 , H01L23/528 , H01L23/53228 , H01L23/53257 , H01L23/5329 , H01L27/092 , H01L29/41725 , H01L29/41758 , H01L29/66462 , H01L29/78 , H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及二维自对准的晶体管接触，其中，本发明的具体实施例提供改良型半导体结构及制造方法，其提供二维自对准的晶体管接触。使用的是两个各由不同材料构成的不同覆盖层。这两个覆盖层互为可选择性蚀刻。一覆盖层用于栅极覆盖，而另一覆盖层用于源极/漏极覆盖。选择性蚀刻程序使所需的栅极和源极/漏极敞开，而阻隔掩模则用于覆盖并非连接架构任何部分的元件。金属化线件(层件)经沉积而与敞开的元件接触，以在两者之间提供电连接性。
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公开(公告)号：CN106057654B
公开(公告)日：2018-01-23
申请号：CN201610211455.7
申请日：2016-04-06
Applicant: 格罗方德半导体公司
IPC: H01L21/027 , H01L21/768
CPC classification number: H01L21/76802 , H01L21/0273 , H01L21/0337 , H01L21/31144 , H01L21/76816 , H01L21/76877 , H01L23/528 , H01L23/53228 , H01L23/53257
Abstract: 本发明揭露用以形成位于导电线之间并连接该导电线的金属布线的自对准双重图案化工艺。实施例包括在介电层上方形成硬掩膜；形成包括位于该硬掩膜上的多个平行线性元件的图案化模板，其中，该硬掩膜暴露于相邻平行线性元件之间；形成覆盖该相邻平行线性元件及它们之间的间隙的部分的块体掩膜；通过该块体掩膜以及定义多条平行线的该图案化模板蚀刻该硬掩膜的暴露部分；移除该块体掩膜以及该图案化模板；在该硬掩膜上方形成截切掩膜，以定义垂直于并连接两条相邻平行线的开口；通过该截切掩膜蚀刻该硬掩膜并移除该截切掩膜；通过该硬掩膜在该介电层中蚀刻凹槽；移除该硬掩膜；以及使用导电材料填充该凹槽。
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