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公开(公告)号：CN104867816B
公开(公告)日：2018-07-13
申请号：CN201510085028.4
申请日：2015-02-16
Applicant: 格罗方德半导体公司
IPC: H01L21/027
Abstract: 本案为一种使用多重图案化制程的图案化线式特征的方法，涉及识别用于使用在图案化线式特征的整体目标裁切掩模的图案，所述特征包括具有内、凹角的目标非矩形开口特征，将所述整体目标裁切掩模图案分解为第一以及第二次目标图案，其中所述第一次目标图案包含对应所述目标非矩形开口特征的第一部分、而非全部的第一矩形形状开口特征，以及所述第二次目标图案包含对应于所述目标非矩形开口特征的第二部分、而非全部的第二矩形形状开口特征，所述第一及第二开口与相邻内部、凹型角落重迭，并且产生对应于第一及第二次目标图案的第一以及第二掩模数据组，其中第一以及第二掩模数据组中的至少一者是基于所识别的接点至裁线端间距规则所产生。
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公开(公告)号：CN104462635A
公开(公告)日：2015-03-25
申请号：CN201410494410.6
申请日：2014-09-24
Applicant: 格罗方德半导体公司
IPC: G06F17/50
CPC classification number: G03F1/70 , G03F7/70283 , G03F7/70466
Abstract: 本文揭露一种使用SADP技术制造电路布局的方法，其涉及验证整体图像布局中的多个特征，使用SADP程序无法分解该多个特征，其中，至少第一和第二相邻特征被要求为同色特征，减少该第一和该第二相邻特征间的间隔，以使该第一特征和该第二特征变为异色特征，从而使用该SADP程序可分解该多个特征，将该整体图像布局分解成芯棒屏蔽图像(mandrel mask)和块屏蔽(block mask)图像，以及产生对应于该芯棒屏蔽图像和该块屏蔽图像的屏蔽信息集合。
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公开(公告)号：CN104462635B
公开(公告)日：2017-03-29
申请号：CN201410494410.6
申请日：2014-09-24
Applicant: 格罗方德半导体公司
IPC: G06F17/50
CPC classification number: G03F1/70 , G03F7/70283 , G03F7/70466
Abstract: 本文揭露一种使用SADP技术制造电路布局的方法，其涉及验证整体图像布局中的多个特征，使用SADP程序无法分解该多个特征，其中，至少第一和第二相邻特征被要求为同色特征，减少该第一和该第二相邻特征间的间隔，以使该第一特征和该第二特征变为异色特征，从而使用该SADP程序可分解该多个特征，将该整体图像布局分解成芯棒屏蔽图像(mandrel mask)和块屏蔽(block mask)图像，以及产生对应于该芯棒屏蔽图像和该块屏蔽图像的屏蔽信息集合。
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公开(公告)号：CN101573664B
公开(公告)日：2011-07-20
申请号：CN200780042929.9
申请日：2007-11-29
Applicant: 格罗方德半导体公司
IPC: G03F7/20
CPC classification number: G03F7/70916 , G03F7/707 , H01L21/67288
Abstract: 本发明之一个范例实施例为一种用于在半导体制造期间探测平面的光刻目标(planar lithographic object)(譬如半导体晶片(102)或光刻掩模(202))与卡盘(chuck)(104)之间不希望的粒子(122)的存在的方法(500)。于此实施例中，该范例方法包含放置该平面的光刻目标(譬如半导体晶片(102))于该卡盘之上(504)。该方法复包含测量由该卡盘和该平面的光刻目标所形成的及形成于该卡盘和该平面的光刻目标之间的至少一个电特性的改变，譬如测量该卡盘(104)和半导体晶片(102)之间由不希望之粒子所引起之电容改变(506)。
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Patent Agency Ranking
公开(公告)号：CN104517005B
公开(公告)日：2018-05-25
申请号：CN201410525042.7
申请日：2014-10-08
Applicant: 格罗方德半导体公司
Abstract: 本文揭露一种产生待使用自对准双图型化程序绕线技术制造的电路布局的方法，该方法还含括产生一组心轴掩膜规则、阻隔掩膜规则、以及虚拟、软体式非心轴金属掩膜。本方法也包括建立一组其为心轴掩膜规则仿件的虚拟非心轴掩膜规则、基于心轴掩膜规则、阻隔掩膜规则及虚拟非心轴掩膜规则产生一组金属绕线设计规则、基于金属绕线设计规则产生电路绕线布局、将电路绕线布局分解成心轴掩膜图型及阻隔掩膜图型、产生对应于心轴掩膜图型的第一组掩膜资料、以及产生对应于阻隔掩膜图型的第二组掩膜资料。
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公开(公告)号：CN104064515B
公开(公告)日：2017-04-12
申请号：CN201410049176.6
申请日：2014-02-12
Applicant: 格罗方德半导体公司
IPC: H01L21/768
Abstract: 本发明涉及利用自对准双图案化技术于网格外布线结构的方法，所揭示的是一种用于有效轨道外布线的方法以及产生的装置。具体实施例包括：在基底上提供硬掩模；在硬掩模上提供多个第一心轴(mandrel)；于各第一心轴的各侧上提供第一分隔物；与第一心轴分开并且在两个第一分隔物之间提供基底的多个第一非心轴区，第一心轴、第一非心轴区、和第一分隔物各具有等于一距离的宽度；以及提供宽度至少是所述距离两倍并且藉由第二分隔物与其中一个第一非心轴区分开的第二心轴。
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公开(公告)号：CN104517005A
公开(公告)日：2015-04-15
申请号：CN201410525042.7
申请日：2014-10-08
Applicant: 格罗方德半导体公司
Abstract: 本文揭露一种产生待使用自对准双图型化程序绕线技术制造的电路布局的方法，该方法还含括产生一组心轴掩膜规则、阻隔掩膜规则、以及虚拟、软体式非心轴金属掩膜。本方法也包括建立一组其为心轴掩膜规则仿件的虚拟非心轴掩膜规则、基于心轴掩膜规则、阻隔掩膜规则及虚拟非心轴掩膜规则产生一组金属绕线设计规则、基于金属绕线设计规则产生电路绕线布局、将电路绕线布局分解成心轴掩膜图型及阻隔掩膜图型、产生对应于心轴掩膜图型的第一组掩膜资料、以及产生对应于阻隔掩膜图型的第二组掩膜资料。
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公开(公告)号：CN106057654B
公开(公告)日：2018-01-23
申请号：CN201610211455.7
申请日：2016-04-06
Applicant: 格罗方德半导体公司
IPC: H01L21/027 , H01L21/768
CPC classification number: H01L21/76802 , H01L21/0273 , H01L21/0337 , H01L21/31144 , H01L21/76816 , H01L21/76877 , H01L23/528 , H01L23/53228 , H01L23/53257
Abstract: 本发明揭露用以形成位于导电线之间并连接该导电线的金属布线的自对准双重图案化工艺。实施例包括在介电层上方形成硬掩膜；形成包括位于该硬掩膜上的多个平行线性元件的图案化模板，其中，该硬掩膜暴露于相邻平行线性元件之间；形成覆盖该相邻平行线性元件及它们之间的间隙的部分的块体掩膜；通过该块体掩膜以及定义多条平行线的该图案化模板蚀刻该硬掩膜的暴露部分；移除该块体掩膜以及该图案化模板；在该硬掩膜上方形成截切掩膜，以定义垂直于并连接两条相邻平行线的开口；通过该截切掩膜蚀刻该硬掩膜并移除该截切掩膜；通过该硬掩膜在该介电层中蚀刻凹槽；移除该硬掩膜；以及使用导电材料填充该凹槽。
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公开(公告)号：CN106057654A
公开(公告)日：2016-10-26
申请号：CN201610211455.7
申请日：2016-04-06
Applicant: 格罗方德半导体公司
IPC: H01L21/027 , H01L21/768
CPC classification number: H01L21/76802 , H01L21/0273 , H01L21/0337 , H01L21/31144 , H01L21/76816 , H01L21/76877 , H01L23/528 , H01L23/53228 , H01L23/53257 , H01L21/0274
Abstract: 本发明揭露用以形成位于导电线之间并连接该导电线的金属布线的自对准双重图案化工艺。实施例包括在介电层上方形成硬掩膜；形成包括位于该硬掩膜上的多个平行线性元件的图案化模板，其中，该硬掩膜暴露于相邻平行线性元件之间；形成覆盖该相邻平行线性元件及它们之间的间隙的部分的块体掩膜；通过该块体掩膜以及定义多条平行线的该图案化模板蚀刻该硬掩膜的暴露部分；移除该块体掩膜以及该图案化模板；在该硬掩膜上方形成截切掩膜，以定义垂直于并连接两条相邻平行线的开口；通过该截切掩膜蚀刻该硬掩膜并移除该截切掩膜；通过该硬掩膜在该介电层中蚀刻凹槽；移除该硬掩膜；以及使用导电材料填充该凹槽。
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