公开(公告)号：CN100435354C

公开(公告)日：2008-11-19

申请号：CN02813295.5

申请日：2002-07-22

Applicant: 株式会社瑞萨科技 ,  日立超大规模集成电路系统株式会社

Inventor： 田中利广 ,  梅本由纪子 ,  平木充 ,  品川裕 ,  藤户正道 ,  铃川一文 ,  古川博之 ,  山木贵志 ,  神垣良昭 ,  南真一 ,  片山弘造 ,  松崎望

IPC: H01L29/788 ,  H01L29/792 ,  H01L27/115 ,  H01L21/8247

CPC classification number: G11C16/26 ,  G11C5/025 ,  G11C8/08 ,  G11C16/04 ,  G11C16/0425 ,  G11C16/0433 ,  G11C16/08 ,  G11C16/24 ,  G11C16/30 ,  H01L21/28 ,  H01L21/28273 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11546 ,  H01L29/42328 ,  H01L29/42332 ,  H01L29/4234 ,  H01L29/66825 ,  H01L29/7885 ,  H01L29/792

Abstract: 一种半导体器件包括多个非易失存储单元(1)，各个非易失存储单元包含用于信息储存的MOS型第一晶体管区(3)以及对第一晶体管区进行选择的MOS型第二晶体管区(4)。第二晶体管区具有连接到位线的位线电极(16)以及连接到控制栅控制线的控制栅电极(18)。第一晶体管区具有连接到源线的源线电极(10)、连接到存储器栅控制线的存储器栅电极(14)、以及设置在存储器栅电极正下方的电荷储存区(11)。第二晶体管区的栅承受电压低于第一晶体管区的栅承受电压。假设第二晶体管区的栅绝缘膜的厚度被定义为tc，且第一晶体管区的栅绝缘膜的厚度被定义为tm时，则它们具有tc＜tm的关系。

公开(公告)号：CN1524297A

公开(公告)日：2004-08-25

申请号：CN02813295.5

申请日：2002-07-22

Applicant: 株式会社瑞萨科技 ,  日立超大规模集成电路系统株式会社

Inventor： 田中利广 ,  梅本由纪子 ,  平木充 ,  品川裕 ,  藤户正道 ,  铃川一文 ,  古川博之 ,  山木贵志 ,  神垣良昭 ,  南真一 ,  片山弘造 ,  松崎望

IPC: H01L29/788 ,  H01L29/792 ,  H01L27/115 ,  H01L21/8247

CPC classification number: G11C16/26 ,  G11C5/025 ,  G11C8/08 ,  G11C16/04 ,  G11C16/0425 ,  G11C16/0433 ,  G11C16/08 ,  G11C16/24 ,  G11C16/30 ,  H01L21/28 ,  H01L21/28273 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11546 ,  H01L29/42328 ,  H01L29/42332 ,  H01L29/4234 ,  H01L29/66825 ,  H01L29/7885 ,  H01L29/792

Abstract: 一种半导体器件包括多个非易失存储单元(1)，各个非易失存储单元包含用于信息储存的MOS型第一晶体管区(3)以及对第一晶体管区进行选择的MOS型第二晶体管区(4)。第二晶体管区具有连接到位线的位线电极(16)以及连接到控制栅控制线的控制栅电极(18)。第一晶体管区具有连接到源线的源线电极(10)、连接到存储器栅控制线的存储器栅电极(14)、以及设置在存储器栅电极正下方的电荷储存区(11)。第二晶体管区的栅承受电压低于第一晶体管区的栅承受电压。假设第二晶体管区的栅绝缘膜的厚度被定义为tc，且第一晶体管区的栅绝缘膜的厚度被定义为tm时，则它们具有tc＜tm的关系。

公开(公告)号：CN1993682A

公开(公告)日：2007-07-04

申请号：CN200480043669.3

申请日：2004-08-30

Applicant: 株式会社瑞萨科技

Inventor： 品川裕 ,  片冈健 ,  石川荣一 ,  田中利广 ,  柳泽一正 ,  铃川一文

IPC: G06F12/00 ,  G11C16/02

CPC classification number: G11C16/349 ,  G11C16/06 ,  G11C16/3495

Abstract: 一种具有中央处理器和被安置在该中央处理器的地址空间中的可重写非易失性存储区的半导体集成电路。该非易失性存储区具有第一非易失性存储区和第二非易失性存储区，它们根据阈值电压的差别来记忆信息。该第一非易失性存储区具有大于第二非易失性存储区的用于记忆信息集的阈值电压的最大变化宽度。当用于记忆信息的阈值电压的最大变化宽度更大时，既然对于存储单元由于存储信息的重写操作的压力变得更大，在保证重写操作的次数方面较差；然而，既然读取电流变得更大，存储信息的读取速度可以被加快。第一非易失性存储区可以被优先考虑以加快存储信息的读取速度并且第二非易失性存储区可以被优先考虑以保证更多的存储信息的重写操作次数。

公开(公告)号：CN101373635A

公开(公告)日：2009-02-25

申请号：CN200810166448.5

申请日：2002-07-22

Applicant: 株式会社瑞萨科技

Inventor： 田中利广 ,  梅本由纪子 ,  平木充 ,  品川裕 ,  藤户正道 ,  铃川一文 ,  古川博之 ,  山木贵志 ,  神垣良昭 ,  南真一 ,  片山弘造 ,  松崎望

IPC: G11C16/04

CPC classification number: G11C16/26 ,  G11C5/025 ,  G11C8/08 ,  G11C16/04 ,  G11C16/0425 ,  G11C16/0433 ,  G11C16/08 ,  G11C16/24 ,  G11C16/30 ,  H01L21/28 ,  H01L21/28273 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11546 ,  H01L29/42328 ,  H01L29/42332 ,  H01L29/4234 ,  H01L29/66825 ,  H01L29/7885 ,  H01L29/792

Abstract: 一种半导体器件包括多个非易失存储单元(1)，各个非易失存储单元包含用于信息储存的MOS型第一晶体管区(3)以及对第一晶体管区进行选择的MOS型第二晶体管区(4)。第二晶体管区具有连接到位线的位线电极(16)以及连接到控制栅控制线的控制栅电极(18)。第一晶体管区具有连接到源线的源线电极(10)、连接到存储器栅控制线的存储器栅电极(14)、以及设置在存储器栅电极正下方的电荷储存区(11)。第二晶体管区的栅承受电压低于第一晶体管区的栅承受电压。假设第二晶体管区的栅绝缘膜的厚度被定义为tc，且第一晶体管区的栅绝缘膜的厚度被定义为tm时，则它们具有tc＜tm的关系。

公开(公告)号：CN1542853A

公开(公告)日：2004-11-03

申请号：CN200410032946.2

申请日：2004-04-16

Applicant: 株式会社瑞萨科技

Inventor： 千叶胜一郎 ,  奥村浩司 ,  田中利广

IPC: G11C11/407 ,  G11C11/4072

CPC classification number: G11C16/0425 ,  G11C16/0466 ,  H01L21/28273 ,  H01L21/28282

Abstract: 本发明提供一种数据处理器，其实现在片非易失性存储器的高速读取和改进缺陷修复效率。对于一个非易失性存储器，采用这样的非易失性存储单元，其分别具有包括ONO结构的存储器晶体管部分和用于选择该存储器晶体管部分的选择晶体管部分的分离栅极结构。该选择晶体管部分的栅极耐压值可以低于该存储器晶体管部分的栅极耐压值，使得它能够方便地增加读取速度。可以由该数据处理器的复位结构所读取的特定存储区域被分配到该非易失性存储器中的存储区域，并且修复信息等等被存储在该特定存储区域中。传送修复信息的内部电路把由该复制信息所指示的正常存储区域替换为冗余存储区域。因此，不需要用于电熔丝和激光熔丝的编程来指定要被修复的对象。