公开(公告)号：CN116779674A

公开(公告)日：2023-09-19

申请号：CN202210683747.6

申请日：2022-06-16

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 富田幸太 ,  白石达也 ,  西胁达也

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/423

Abstract: 实施方式提供能够抑制特性恶化的半导体装置及其制造方法。根据一个实施方式，半导体装置具有半导体层、设置于所述半导体层上的第1绝缘膜、设置于所述第1绝缘膜上的栅极布线和设置于所述第1绝缘膜上的源极电极。所述装置还具有设置于所述栅极布线及所述源极电极上、包含夹在所述栅极布线与所述源极电极之间的部分的第2绝缘膜，以及设置于所述半导体层下的漏极电极。并且，所述第1绝缘膜的上表面包含磷的浓度为第1值的第1区域和磷的浓度为比所述第1值高的第2值的第2区域。所述第1区域存在于所述半导体层与所述栅极布线或者所述源极电极之间，所述第2区域存在于所述半导体层与所述第2绝缘膜的所述部分之间。

公开(公告)号：CN113497115A

公开(公告)日：2021-10-12

申请号：CN202010798557.X

申请日：2020-08-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 白石达也 ,  岛林正晴

IPC: H01L29/06 ,  H01L29/423 ,  H01L29/78 ,  H01L21/336

Abstract: 导通电阻低的半导体装置，具备：第一电极和其上的第一半导体层；第一半导体层上的第二半导体层；第二半导体层上的第一半导体区域；第二半导体层上的第二半导体区域；第一绝缘膜，在第一与第二半导体区域之间设于从第一及第二半导体区域上到达第二半导体层的沟槽内，包含氧化硅；第二电极，在沟槽内隔着第一绝缘膜与第二半导体层对置，包含多晶硅；第三电极，在第二电极上，隔着包含氧化硅的第二绝缘膜与第一及第二半导体区域对置；第三绝缘膜，设于第二与第三电极之间，包含氮化硅；第一半导体区域上的第三半导体区域；第二半导体区域上的第四半导体区域；第三电极上的层间绝缘膜；以及第四电极，在层间绝缘膜上与第三及第四半导体区域电连接。

公开(公告)号：CN112447847B

公开(公告)日：2023-08-15

申请号：CN202010107193.6

申请日：2020-02-21

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 加藤浩朗 ,  稻田充郎 ,  白石达也 ,  西胁达也 ,  小林研也

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/40 ,  H01L29/423

Abstract: 实施方式提供能够获得高耐压、低导通电阻的半导体装置及其制造方法。实施方式的半导体装置具备：半导体部；电极，设置于上述半导体部上；及位于上述半导体部与上述电极之间的控制电极以及多个场电极。上述控制电极配置于第1沟槽的内部，从上述半导体部电绝缘。上述场电极配置于第2沟槽的内部，通过第3绝缘膜从上述半导体部电绝缘。上述第3绝缘膜包含第1绝缘部和比上述第1绝缘部薄的第2绝缘部。在上述多个场电极中的1个场电极与上述半导体部之间存在的第3绝缘膜中，上述第1绝缘部位于上述1个场电极和与上述1个场电极最接近的别的场电极之间。上述第2绝缘部与上述第1绝缘部相邻，位于上述1个场电极与其他场电极之间。

公开(公告)号：CN112447847A

公开(公告)日：2021-03-05

申请号：CN202010107193.6

申请日：2020-02-21

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 加藤浩朗 ,  稻田充郎 ,  白石达也 ,  西胁达也 ,  小林研也

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/40 ,  H01L29/423

Abstract: 实施方式提供能够获得高耐压、低导通电阻的半导体装置及其制造方法。实施方式的半导体装置具备：半导体部；电极，设置于上述半导体部上；及位于上述半导体部与上述电极之间的控制电极以及多个场电极。上述控制电极配置于第1沟槽的内部，从上述半导体部电绝缘。上述场电极配置于第2沟槽的内部，通过第3绝缘膜从上述半导体部电绝缘。上述第3绝缘膜包含第1绝缘部和比上述第1绝缘部薄的第2绝缘部。在上述多个场电极中的1个场电极与上述半导体部之间存在的第3绝缘膜中，上述第1绝缘部位于上述1个场电极和与上述1个场电极最接近的别的场电极之间。上述第2绝缘部与上述第1绝缘部相邻，位于上述1个场电极与其他场电极之间。

公开(公告)号：CN113497115B

公开(公告)日：2024-05-31

申请号：CN202010798557.X

申请日：2020-08-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 白石达也 ,  岛林正晴

IPC: H01L29/06 ,  H01L29/423 ,  H01L29/78 ,  H01L21/336

Abstract: 导通电阻低的半导体装置，具备：第一电极和其上的第一半导体层；第一半导体层上的第二半导体层；第二半导体层上的第一半导体区域；第二半导体层上的第二半导体区域；第一绝缘膜，在第一与第二半导体区域之间设于从第一及第二半导体区域上到达第二半导体层的沟槽内，包含氧化硅；第二电极，在沟槽内隔着第一绝缘膜与第二半导体层对置，包含多晶硅；第三电极，在第二电极上，隔着包含氧化硅的第二绝缘膜与第一及第二半导体区域对置；第三绝缘膜，设于第二与第三电极之间，包含氮化硅；第一半导体区域上的第三半导体区域；第二半导体区域上的第四半导体区域；第三电极上的层间绝缘膜；以及第四电极，在层间绝缘膜上与第三及第四半导体区域电连接。

公开(公告)号：CN114203553A

公开(公告)日：2022-03-18

申请号：CN202110900449.3

申请日：2021-08-06

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 岛林正晴 ,  白石达也

IPC: H01L21/336 ,  H01L29/78

Abstract: 本发明的实施方式提供通态电阻低的半导体装置的制造方法。实施方式为半导体装置的制造方法，在第一导电型的半导体层形成沟槽，在沟槽内，形成含硅的第一层之后在第一层之上形成包含第一氧化物或氮化物的第二层，或者在形成第二层之后在第二层之上形成第一层，将第一层热氧化。

公开(公告)号：CN110289305A

公开(公告)日：2019-09-27

申请号：CN201810749458.5

申请日：2018-07-10

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 白石达也

IPC: H01L29/06 ,  H01L29/872

Abstract: 一种半导体装置，具备第1导电型的第1半导体区域和第3半导体区域、第2导电型的第2半导体区域、第1～3电极、第1层以及第2层。第1半导体区域具有在第1方向上排列的第1区域以及第2区域。第1电极设置在第1区域之上。第2半导体区域设置在第2区域之上。第3半导体区域设置在第2半导体区域的一部分之上。第2电极设置在第3半导体区域之上，在第1方向上与第1电极分离。第3电极设置在第2半导体区域的其他的一部分以及第1半导体区域的一部分之上，与第1电极以及第2电极分离。第1层设置在第3电极之上，包含从由钛、镍以及钒构成的组中选择的至少一个。第2层设置在第1层之上，包含从由氮以及氧构成的组中选择的至少一个和硅。

公开(公告)号：CN116825843A

公开(公告)日：2023-09-29

申请号：CN202210942521.3

申请日：2022-08-08

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 白石达也

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/40 ,  H01L29/423

Abstract: 实施方式的半导体装置具有：第1电极；第1导电型的第1半导体层，设置于第1电极之上；第1导电型的第2半导体层，设置于第1半导体层之上；第2导电型的第1半导体区域，设置于第2半导体层之上；第1绝缘膜，在从第1半导体区域之上到达第2半导体层的沟槽内，与第2半导体层对置地设置，上方的介电常数高于下方的介电常数；第2电极，在沟槽内，与第1半导体区域对置地设置；沟槽内的第1绝缘膜之上的第2绝缘膜，设置于第2电极与第1半导体区域之间；第1导电型的第2半导体区域，设置于第1半导体区域之上；层间绝缘膜，设置于第2电极之上；以及第3电极，设置于层间绝缘膜之上，与第2半导体区域电连接。

公开(公告)号：CN110289305B

公开(公告)日：2023-02-24

申请号：CN201810749458.5

申请日：2018-07-10

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 白石达也

IPC: H01L29/06 ,  H01L29/872

Abstract: 一种半导体装置，具备第1导电型的第1半导体区域和第3半导体区域、第2导电型的第2半导体区域、第1～3电极、第1层以及第2层。第1半导体区域具有在第1方向上排列的第1区域以及第2区域。第1电极设置在第1区域之上。第2半导体区域设置在第2区域之上。第3半导体区域设置在第2半导体区域的一部分之上。第2电极设置在第3半导体区域之上，在第1方向上与第1电极分离。第3电极设置在第2半导体区域的其他的一部分以及第1半导体区域的一部分之上，与第1电极以及第2电极分离。第1层设置在第3电极之上，包含从由钛、镍以及钒构成的组中选择的至少一个。第2层设置在第1层之上，包含从由氮以及氧构成的组中选择的至少一个和硅。