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公开(公告)号：CN118676203A
公开(公告)日：2024-09-20
申请号：CN202310731624.X
申请日：2023-06-20
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/423 , H01L23/48
Abstract: 本发明的实施方式涉及半导体装置。一个实施方式的半导体装置具备：第一电极；第一导电型的第一半导体区域，配置在所述第一电极的上方；绝缘膜，配置在所述第一半导体区域中；第二电极，配置在所述绝缘膜中；第二导电型的第二半导体区域，隔着所述绝缘膜与所述第二电极相邻；第一导电型的第三半导体区域，配置在所述第二半导体区域之上；以及第三电极，在第一侧面与所述第一半导体区域相接而形成肖特基结，在所述第一侧面的相反侧的第二侧面与所述第二半导体区域以及所述第三半导体区域相接，底面位于比所述第二半导体区域的底面靠上的位置，与所述接触部电连接。
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公开(公告)号：CN117727767A
公开(公告)日：2024-03-19
申请号：CN202211675250.6
申请日：2022-12-26
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/06 , H01L29/40 , H01L29/423 , H01L29/78
Abstract: 实施方式涉及半导体装置，能够提供一种能降低导通电阻的半导体装置。半导体装置具备：第一电极；半导体部分，配置在所述第一电极上；第二电极，配置在所述半导体部分上的第一区域中；第三电极，配置在所述半导体部分上的第二区域中；绝缘构件，配置在所述半导体部分内的所述第一区域和所述第二区域中；第四电极，配置在所述绝缘构件内的所述第一区域和所述第二区域中；第五电极，配置在所述绝缘构件内的所述第一区域和所述第二区域中的、所述第一电极与所述第四电极之间；以及导电构件，配置在所述第二区域中，与所述第三电极、所述第四电极和所述第五电极连接。
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公开(公告)号：CN116825839A
公开(公告)日：2023-09-29
申请号：CN202210773477.8
申请日：2022-07-01
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/423
Abstract: 半导体装置具备：第一电极；第一导电型的第一半导体区域；第二导电型的第二半导体区域；第一导电型的第三半导体区域；第一导电部，隔着第一绝缘部设于第一半导体区域中且包含第二导电型的杂质；第一栅极电极，隔着第一层间绝缘部设于第一导电部之上，在与从第一电极朝向第一半导体区域的第一方向垂直的第二方向上隔着第一栅极绝缘层与第二半导体区域面对，包含第一导电型的杂质；及第二电极，设于第二及第三半导体区域之上且与第二、第三半导体区域以及第一导电部电连接。第一层间绝缘部中的第一导电型的杂质浓度比第一绝缘部中的第一导电型的杂质浓度高。第一层间绝缘部中的第二导电型的杂质浓度比第一绝缘部中的第二导电型的杂质浓度高。
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公开(公告)号：CN113410283B
公开(公告)日：2024-06-25
申请号：CN202010798593.6
申请日：2020-08-11
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 半导体装置具有半导体部、所述半导体部的背面上的第一电极及表面上的第二电极、控制电极、第三电极、第一～第三绝缘部。所述控制电极、所述第三电极配置于所述半导体部和所述第二电极之间的沟槽的内部。所述第一绝缘部将所述控制电极从所述半导体部电绝缘，所述第二绝缘部将所述第三电极从所述半导体部电绝缘。所述第三绝缘部将所述第三电极从所述控制电极电绝缘。所述第二绝缘部包括第一、第二绝缘膜及第三绝缘膜的一部分。所述第一绝缘膜位于所述半导体部和所述第三电极之间，所述第二绝缘膜位于所述第一绝缘膜和所述第三电极之间。所述第三绝缘膜包括位于所述第一绝缘膜和所述第二绝缘膜之间的第一部分和在所述第三绝缘部中延伸的第二部分。
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公开(公告)号：CN113053994A
公开(公告)日：2021-06-29
申请号：CN202010798546.1
申请日：2020-08-11
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/06 , H01L29/40 , H01L29/78 , H01L21/336
Abstract: 实施方式涉及半导体装置及其制造方法。半导体装置具备：半导体部、设置于半导体部的背面上的第一电极、设置于半导体部的表面上的第二电极、以及控制电极，在半导体部与第二电极之间配置于设置于半导体部的沟槽的内部，通过第一绝缘膜与半导体部电绝缘，通过第二绝缘膜与第二电极电绝缘。控制电极包括设置于从第一绝缘膜以及第二绝缘膜分离的位置的第三绝缘膜。半导体部包括第一导电型的第一半导体层、第二导电型的第二半导体层、以及第一导电型的第三半导体层。第一层在第一电极与第二电极之间延伸。第二层设置于第一层与第二电极之间。第三层选择性地设置于第二层与第二电极之间。
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Patent Agency Ranking
公开(公告)号：CN119545872A
公开(公告)日：2025-02-28
申请号：CN202411735025.6
申请日：2020-08-11
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式涉及半导体装置及其制造方法。半导体装置具备：半导体部、设置于半导体部的背面上的第一电极、设置于半导体部的表面上的第二电极、以及控制电极，在半导体部与第二电极之间配置于设置于半导体部的沟槽的内部，通过第一绝缘膜与半导体部电绝缘，通过第二绝缘膜与第二电极电绝缘。控制电极包括设置于从第一绝缘膜以及第二绝缘膜分离的位置的第三绝缘膜。半导体部包括第一导电型的第一半导体层、第二导电型的第二半导体层、以及第一导电型的第三半导体层。第一层在第一电极与第二电极之间延伸。第二层设置于第一层与第二电极之间。第三层选择性地设置于第二层与第二电极之间。
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公开(公告)号：CN116779674A
公开(公告)日：2023-09-19
申请号：CN202210683747.6
申请日：2022-06-16
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/423
Abstract: 实施方式提供能够抑制特性恶化的半导体装置及其制造方法。根据一个实施方式，半导体装置具有半导体层、设置于所述半导体层上的第1绝缘膜、设置于所述第1绝缘膜上的栅极布线和设置于所述第1绝缘膜上的源极电极。所述装置还具有设置于所述栅极布线及所述源极电极上、包含夹在所述栅极布线与所述源极电极之间的部分的第2绝缘膜，以及设置于所述半导体层下的漏极电极。并且，所述第1绝缘膜的上表面包含磷的浓度为第1值的第1区域和磷的浓度为比所述第1值高的第2值的第2区域。所述第1区域存在于所述半导体层与所述栅极布线或者所述源极电极之间，所述第2区域存在于所述半导体层与所述第2绝缘膜的所述部分之间。
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公开(公告)号：CN115132844A
公开(公告)日：2022-09-30
申请号：CN202111001629.4
申请日：2021-08-30
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式的半导体装置具备：硅层，位于硅基板与上部电极之间，具有单元区域、侧面和位于单元区域与侧面之间的末端区域；以及多晶硅部，被埋入到硅层的末端区域，与硅层接触，结晶颗粒密度比硅层高，包含重金属。硅层具有设在单元区域及末端区域中、且第1导电型杂质浓度比硅基板低、包含与多晶硅部所包含的重金属相同种类的重金属的第1导电型的漂移层。末端区域不包含与上部电极接触的基底层、与上部电极接触的源极层及栅极电极。
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公开(公告)号：CN113410283A
公开(公告)日：2021-09-17
申请号：CN202010798593.6
申请日：2020-08-11
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 半导体装置具有半导体部、所述半导体部的背面上的第一电极及表面上的第二电极、控制电极、第三电极、第一～第三绝缘部。所述控制电极、所述第三电极配置于所述半导体部和所述第二电极之间的沟槽的内部。所述第一绝缘部将所述控制电极从所述半导体部电绝缘，所述第二绝缘部将所述第三电极从所述半导体部电绝缘。所述第三绝缘部将所述第三电极从所述控制电极电绝缘。所述第二绝缘部包括第一、第二绝缘膜及第三绝缘膜的一部分。所述第一绝缘膜位于所述半导体部和所述第三电极之间，所述第二绝缘膜位于所述第一绝缘膜和所述第三电极之间。所述第三绝缘膜包括位于所述第一绝缘膜和所述第二绝缘膜之间的第一部分和在所述第三绝缘部中延伸的第二部分。
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公开(公告)号：CN119677147A
公开(公告)日：2025-03-21
申请号：CN202410001935.5
申请日：2024-01-02
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 富田幸太
Abstract: 实施方式涉及半导体装置。能够提高耐压及减小导通电阻。半导体装置具备：第1电极；第1导电型的第1半导体层，设置在第1电极上，具有多个区域，且与第1电极连接；第2导电型的第2半导体层，设置在第1半导体层上；第1导电型的第3半导体层，设置于第2半导体层上的一部分；第2电极，设置于多个区域中的各个区域，隔着绝缘体而与第1半导体层对置；第3电极，沿着相邻的区域间的边界线配置，未配置在边界线中的距第2电极最远的部分，隔着绝缘体而与第2半导体层对置；以及第4电极，设置在第3半导体层上，与第2半导体层、第3半导体层及第2电极连接，并且第4电极的被配置在所述最远的部分处的部分与第1半导体层形成肖特基势垒结。
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