-
公开(公告)号：CN106098659A
公开(公告)日：2016-11-09
申请号：CN201610016717.4
申请日：2016-01-11
Applicant: 株式会社东芝
IPC: H01L23/48 , H01L23/488 , H01L21/60
CPC classification number: H01L25/18 , G11C5/02 , G11C5/025 , H01L23/5226 , H01L23/525 , H01L23/528 , H01L23/5386 , H01L24/06 , H01L24/13 , H01L24/16 , H01L24/17 , H01L24/29 , H01L24/81 , H01L25/0657 , H01L2224/02372 , H01L2224/13024 , H01L2224/13025 , H01L2224/131 , H01L2224/16145 , H01L2224/16146 , H01L2224/16227 , H01L2224/1703 , H01L2224/17181 , H01L2225/06513 , H01L2225/06517 , H01L2225/06527 , H01L2225/06541 , H01L2924/15311 , H01L2924/014 , H01L23/48 , H01L23/488 , H01L24/01 , H01L24/10 , H01L24/12 , H01L2224/01 , H01L2224/10 , H01L2224/12
Abstract: 实施方式的半导体装置具备：第1半导体芯片；第1配线及第2配线，设置在所述第1半导体芯片的第1面的上方；第1端子，与所述第1配线的一端及所述第2配线的一端连接，且与外部连接；第2端子，与所述第1配线的另一端连接；及第3端子，与所述第2配线的另一端连接，且与所述第2端子连接。
-
公开(公告)号：CN102739230A
公开(公告)日：2012-10-17
申请号：CN201210070978.6
申请日：2012-03-16
Applicant: 株式会社东芝
IPC: H03K19/0175
CPC classification number: H03K19/017527
Abstract: 公开一种输入电路。其中，第1输入电路，检测输入信号并输出与输入信号同相的第1输出信号。第2输入电路，检测第1选通信号并输出第2输出信号。第3输入电路，检测将第1选通信号反向的第2选通信号并输出第3输出信号。数据锁存电路，包含第1锁存电路及第2锁存电路，基于第1输出信号、第2输出信号及第3输出信号，在第1锁存电路或第2锁存电路的任意一方锁存第1输出信号，容许向另一方的第1输出信号的输入。
-
-
公开(公告)号：CN106688039A
公开(公告)日：2017-05-17
申请号：CN201480081761.2
申请日：2014-09-12
Applicant: 株式会社东芝
CPC classification number: G06F3/0635 , G06F1/3287 , G06F3/0625 , G06F3/0656 , G06F3/0683 , G06F13/1673 , G06F13/4022 , G06F13/4282 , G11C5/025 , G11C29/021 , G11C29/12 , G11C29/1201 , G11C29/48
Abstract: 根据一个实施方式，提供一种具有控制芯片与多个存储器芯片的存储装置。多个存储器芯片积层在控制芯片之上。控制芯片具有输入缓冲器。输入缓冲器电连接在外部端子。输入缓冲器对于控制芯片及多个存储器芯片共通化。在外部端子与多个存储器芯片之间，设有第一传输路径与第二传输路径。第一传输路径是经由输入缓冲器的传输路径。第二传输路径是不经由输入缓冲器的传输路径。控制芯片在第一模式下，对输入缓冲器赋能而激活第一传输路径。控制芯片在第二模式下，使输入缓冲器失能而激活第二传输路径。
-
Patent Agency Ranking
公开(公告)号：CN106653082A
公开(公告)日：2017-05-10
申请号：CN201610140470.7
申请日：2016-03-11
Applicant: 株式会社东芝
Abstract: 本发明的实施方式提供一种能提高处理能力的非易失性半导体存储装置及存储器系统。实施方式的存储器系统(1)包括第1非易失性半导体存储装置(10)与控制器(100)。第1非易失性半导体存储装置(10)包含：第1电路(60)，连接于接收第2信号REn的第1端子；及第2电路(52)，根据第1信号ODTEN而控制第1电路(60)。第2电路(52)在当切换第1信号ODTEN的逻辑电平时第2信号REn为第1逻辑(“H”)电平的情况下，将第1及第2开关元件(61)及(62)断开，且在第2信号REn为第2逻辑(“L”)电平的情况下，将第1及第2开关元件(61)及(62)接通。
-
公开(公告)号：CN102739230B
公开(公告)日：2015-05-27
申请号：CN201210070978.6
申请日：2012-03-16
Applicant: 株式会社东芝
IPC: H03K19/0175
CPC classification number: H03K19/017527
Abstract: 本发明公开一种输入电路。其中，第1输入电路，检测输入信号并输出与输入信号同相的第1输出信号。第2输入电路，检测第1选通信号并输出第2输出信号。第3输入电路，检测将第1选通信号反向的第2选通信号并输出第3输出信号。数据锁存电路，包含第1锁存电路及第2锁存电路，基于第1输出信号、第2输出信号及第3输出信号，在第1锁存电路或第2锁存电路的任意一方锁存第1输出信号，容许向另一方的第1输出信号的输入。
-
公开(公告)号：CN104282654A
公开(公告)日：2015-01-14
申请号：CN201310573261.8
申请日：2013-11-15
Applicant: 株式会社东芝
CPC classification number: H01L23/5228 , H01L25/0657 , H01L25/10 , H01L27/0207 , H01L27/0629 , H01L2224/48091 , H01L2224/48145 , H01L2224/48227 , H01L2224/73215 , H01L2224/73265 , H01L2225/06562 , H01L2924/01013 , H01L2924/01074 , H01L2924/15311 , H01L2924/00014 , H01L2924/00012
Abstract: 本发明涉及半导体装置。根据实施方式，具备形成于半导体芯片的晶体管、连接于所述晶体管的扩散层并引出到所述扩散层之外的下层布线和从形成于所述半导体芯片上的衬垫电极引出并连接于所述下层布线且电阻率比所述下层布线小的上层布线。
-
公开(公告)号：CN1362741A
公开(公告)日：2002-08-07
申请号：CN01143949.1
申请日：2001-12-27
Applicant: 株式会社东芝
CPC classification number: G11C17/18 , H01L2924/0002 , H01L2924/00
Abstract: 熔断丝电路具备一端进行共同连接的电熔断丝元件(Q1、Q1－1、Q1－2、…、Q1－n)、电压产生部分(14、19、18)、和读出部分(Q2、20、17)。上述电压产生部分的构成为给上述电熔断丝元件的一端的共同节点(32)选择性地加上用来破坏上述电熔断丝元件的编程电压(PROG)和用来读出上述电熔断丝元件的破坏/非破坏状态的读出电压的电压。上述读出部分的构成为在从上述电压产生部分给上述共同节点加上读出电压时,从上述电熔断丝元件的另一端读出上述破坏/非破坏状态。
-
公开(公告)号：CN1270393A
公开(公告)日：2000-10-18
申请号：CN00106448.7
申请日：2000-04-10
Applicant: 株式会社东芝
IPC: G11C11/34 , H01L27/108
CPC classification number: G11C8/18 , G11C8/12 , G11C11/406
Abstract: DRAM中,在具有分别由多个子阵列构成的多个储存体,在不同的储存体的子阵列之间有共用读出放大电路,为读出或写入数据,具有将各个储存体内所选择的子阵列活性化的行存取方式,具有以同一定时将储存体内的多个子阵列活性化并刷新储存单元数据的刷新方式,而且在刷新方式在1个储存体内以同一定时所活性化的子阵列个数,比行存取方式在1个储存体内活性化的子阵列个数要多。因此,减低动作制约的发生机率,可高速工作,实现了系统性能高的非独立储存体方式的DRAM。
-
-
-
-
-
-
-
-
Search Results
9
records
(took 0.017 seconds)
